散50分，只为请教一个问题，，

发表于 2010-5-30 11:58

本帖最后由 ZHOUNACHU 于 2011-5-24 10:12 编辑

最近想确定下来专心学一种语言（Verilog or VHDL），只是不知如何选择，在这里我特地散分，以求过来人的观点，谢谢！

发表于 2011-11-15 12:35

verilog简单些

发表于 2011-11-13 16:35

VHDL是难一点

发表于 2011-11-8 15:18

大众化表示实用

发表于 2011-7-15 19:15

建议学verilog，首先，verilog比较容易学，与c相近。其次，大部分公司都是用verilog，特别是外企或国内大型企业
huxueming123 发表于 2011-6-24 22:30

up

发表于 2011-7-13 09:32

verilog用的较多

发表于 2011-6-25 18:07

哪种语言都无所谓，我觉得最重要的是思想。没有思想光学语言没用的

发表于 2011-5-14 14:51

我们学了VHDL..现在要学verilog了。。。后者社会上用的更多而且更好用

发表于 2011-5-13 21:47

我来说几句：1、如果你只是用于比较硬件的，比较具体的电路的实现设计，用哪种都没有关系。
2、如果你以后会偏重算法的实现和系统级的实现，用Verilog吧。毕竟现有的平台实现和实现验证都是从C中扩展而来的，不论是基于过程的实现验证还是基于对象的实现验证，就不用说是面向对象的实现验证了。
3、目前至少不知道有没有基于VHDL系统级的验证方案，是否有相应的转换工具，这个我就不知道了。
综合以上的说法，所以我建议你考虑用Verilog。

发表于 2011-5-5 13:16

Verilog 吧。有C语言基础，很快上手的。

发表于 2011-5-5 13:11

verilog语言在在行为级和门级建模有一定的优秀 VHDL语言在高级如系统级建模比较好不过对于有C语言有基础的人来说学verilog语言 verilog现在比较通用 VHDL语言好像在德国用得比较多一点我的观点是语言只是表达思想,主要还是学习硬件并发性的思想这才是关键

发表于 2011-5-3 17:20

学verilog吧，我感觉现在用verilog的多些，VHDL不好学

发表于 2011-5-1 11:33

我两者都要学。。。。嘿嘿

发表于 2010-7-13 21:24

还是学习verilog吧。
比较容易上手，且在业界比较流行。
验证的话，以后更多的会用system verilog。

发表于 2010-7-13 20:12

好吧，看了这么多回复，我很欣慰我学的是Verilog 哈哈

发表于 2010-7-9 08:40

楼主真人，我也在徘徊···加个好友嘛，交流下··

发表于 2010-7-6 22:34

国内许多大公司都用verilog，它和C相似，好理解吧，

发表于 2010-7-5 13:11

我也不知道学啥

发表于 2010-7-2 11:21

强烈建议学Verilog，我之前也是学VHDL的，但是为了工作需要都改学Verilog了，个人感觉Verilog更容易上手，并且现在很多公司都用Verilog。

发表于 2010-6-28 09:40

建议学Verilog

发表于 2010-6-28 09:25

哎.我都41楼了.

散50分，只为请教一个问题，，

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