散50分，只为请教一个问题，，

发表于 2010-6-4 16:33

发表于 2010-6-8 13:33

学那种不重要，只要精通一种就行，能够精通两种更好。关键是应用。

发表于 2010-6-10 19:08

verilog 用的多一些相对好理解

发表于 2010-6-11 18:45

学Verilog吧，我也正在学习中~~

ZHOUNACHU · 发表于 2010-6-12 05:30

如果你确实有兴趣的话千万不要贪容易，随大流。下了苦功总是会有回报的。
两者其实类似低级语言和高级语言的差别，看你实际侧重的方向吧。如有可能精通一个，能看懂另外一个那是最好不过的了。当然，如果有精力，两个都能精通自然更好。

发表于 2010-6-12 10:03

我一开始就学Verilog，现在就一直用她。It's OK！

发表于 2010-6-18 14:41

我也是初学者，我选择了Verilog。
我朋友在华为，他们公司主推verilog，估计他们有比较充分的理由。

发表于 2010-6-21 15:23

还是学verilog吧，现在企业开发都是verilog

发表于 2010-6-21 16:36

verilog 语法更加随意一些，这是我的真实感受，哪种用着顺手就用选哪个吧

ZHOUNACHU · 发表于 2010-6-26 15:32

Verilog 的语法接近C 所以有C基础的学起来都还比较亲切
不过千万别忘记你是写的逻辑
不是C

发表于 2010-6-28 09:25

哎.我都41楼了.

发表于 2010-6-28 09:40

建议学Verilog

发表于 2010-7-2 11:21

强烈建议学Verilog，我之前也是学VHDL的，但是为了工作需要都改学Verilog了，个人感觉Verilog更容易上手，并且现在很多公司都用Verilog。

发表于 2010-7-5 13:11

我也不知道学啥

发表于 2010-7-6 22:34

国内许多大公司都用verilog，它和C相似，好理解吧，

发表于 2010-7-9 08:40

楼主真人，我也在徘徊···加个好友嘛，交流下··

发表于 2010-7-13 20:12

好吧，看了这么多回复，我很欣慰我学的是Verilog 哈哈

发表于 2010-7-13 21:24

还是学习verilog吧。
比较容易上手，且在业界比较流行。
验证的话，以后更多的会用system verilog。

发表于 2011-5-1 11:33

我两者都要学。。。。嘿嘿

发表于 2011-5-3 17:20

学verilog吧，我感觉现在用verilog的多些，VHDL不好学