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ISE EDK 编译的怪问题!(经过一天奋战,终于解决...)

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楼主: avonhu
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avonhu|  楼主 | 2011-8-21 18:06 | 只看该作者 回帖奖励 |倒序浏览
问题虽然解决,不过LZ我实有不解,以前在建立ISE工程和XMP工程的时候,从未关注过上述两个选项:

    PreferredLanguage  和  VHDL Source Analysis Standard

怎么到了13.2,出现这样的问题呢?期待TX们继续解惑!

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avonhu|  楼主 | 2011-8-21 18:08 | 只看该作者
6点多了,该回去吃饭了... 心情比中午好多了,中午只吃了1碗饭,就为了这纠结的错误!晚上该多吃点咯。

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23
wahahaabc| | 2011-8-22 00:08 | 只看该作者
22# avonhu

看来LZ也是一个沉迷于技术的

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avonhu|  楼主 | 2011-8-22 06:14 | 只看该作者
23# wahahaabc
呵呵,喜欢搞点实际应用方面的东东,这样对学生有好处!

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25
avonhu|  楼主 | 2011-8-22 08:18 | 只看该作者
昨晚一直在思考,关于上述两个选项的问题:
PreferredLanguage 和 VHDL Source Analysis Standard
总觉得不应该与PreferredLanguage这个选项有关,因为这个选项的意思是:首选描述语言
今早回办公室,重新调整选项:
PreferredLanguage = Verilog HDL (仍然采用系统默认选项)
编译通过!
Timing Summary:
---------------
Speed Grade: -1
   Minimum period: 7.481ns (Maximum Frequency: 133.672MHz)
   Minimum input arrival time before clock: 3.860ns
   Maximum output required time after clock: 8.043ns
   Maximum combinational path delay: 2.788ns
=========================================================================
Process "Synthesize - XST" completed successfully
于是乎总结一下:是否13.2的模块描述所采用的VHDL IEEE标准提高到VHDL 200X了?严重怀疑!

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26
SuperX-man| | 2011-8-22 08:32 | 只看该作者
楼主的工程文件用的是VHDL还是Verilog?

下图是VHDL-93和VHDL-200X的区别.

language features.png (137.89 KB )

language features.png

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27
avonhu|  楼主 | 2011-8-23 16:11 | 只看该作者
今天又出现了同样情况,出现HDLParser错误,文件访问权限问题时,关闭防火墙可有效解决!
防火墙:卡巴斯基安全部队2012,360安全卫士!
如何在网络安全和ISE 13.2之间寻找平衡呢!伤不起啊,伤不起...

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28
GoldSunMonkey| | 2011-8-23 20:40 | 只看该作者
恭喜啊~

哈哈,还是应该换换防火墙

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29
wahahaabc| | 2011-8-23 21:31 | 只看该作者
俺一直用360安全卫士 没有出现LZ所说的问题

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avonhu|  楼主 | 2011-8-24 20:20 | 只看该作者
今天再次出现同样问题,还是关闭防火墙:卡巴斯基安全部队2012,顺利通过!360安全卫士保留运行。
在编译过程中,仔细在卡巴斯基里将所有正在运行的ISE有关应用程序全部设为“信任”级别,还是不行!
正在卡巴斯基论坛寻求解决方案...
如果要我放弃卡巴斯基,也有些不忍啊,毕竟这是我花了米米的...

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31
wahahaabc| | 2011-8-24 22:13 | 只看该作者
24# avonhu

avonhu大侠原来是老师呀

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32
avonhu|  楼主 | 2011-8-26 21:33 | 只看该作者
32# wahahaabc
呵呵 是啊

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