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avonhu

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MAP出错
2011-11-4 07:08
  • FPGA论坛
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  • 6516
  1# iampeter 错误提示非常清楚,所采用的FPGA芯片资源不足以实现你的设计。 1、简化或优化你的设计; 2 ...  
ISE EDK 编译的怪问题!(经过一天奋战,终于解决...)
2011-8-26 21:33
  • FPGA论坛
  • 31
  • 12733
  32# wahahaabc 呵呵 是啊  
  今天再次出现同样问题,还是关闭防火墙:卡巴斯基安全部队2012,顺利通过!360安全卫士保留运行。 在编译过 ...  
  今天又出现了同样情况,出现HDLParser错误,文件访问权限问题时,关闭防火墙可有效解决! 防火墙:卡巴斯基 ...  
  昨晚一直在思考,关于上述两个选项的问题: PreferredLanguage 和 VHDL Source Analysis Standard 总觉得不 ...  
  23# wahahaabc 呵呵,喜欢搞点实际应用方面的东东,这样对学生有好处!  
  6点多了,该回去吃饭了... 心情比中午好多了,中午只吃了1碗饭,就为了这纠结的错误!晚上该多吃点咯。 ...  
  问题虽然解决,不过LZ我实有不解,以前在建立ISE工程和XMP工程的时候,从未关注过上述两个选项: Pref ...  
  哈哈...成功了! "Running synthesis..." cd synthesis & synthesis.cmd "xst -ifn "NetCPU_xst.scr" -ints ...  
  所有IP核NGC文件建立成功: Running XST synthesis ... INFO:EDK:4211 - The following instances are synt ...  
  还在编译,心跳加速ing...  
  刚才在ISE中新建了一个含有较少组件的工程,仍然包含一个嵌入式微处理器,不过修改了设计的属性: 如图: 1 ...  
关于状态机的输出
2011-8-24 21:28
  • FPGA论坛
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  2# SuperX-man 如果每个状态都对每个输出赋值的话,就综合成组合电路! 反之,如果部分输出不是每个状态 ...  
顶层模块干嘛了?
2013-9-28 15:21
  • FPGA论坛
  • 14
  • 6971
  6# jakfens 果然真的没有Top Module!!! 至于哪个是Top Module,那要看你具体项目了!这些源文件中哪个是顶 ...  
xilinx到底有多少原语啊?
2011-9-24 20:35
  • FPGA论坛
  • 26
  • 8345
  1# jakfens 可以在ISE的库里找到,具体与器件有关,ISE的帮助文档里都有,以ISE DESIGN SUITE 13.2为例 ...  
用EDK生成的IP核 在ISE中如何调用???
2011-9-15 07:05
  • FPGA论坛
  • 11
  • 3531
  将EDK工程添加进ISE工程,然后利用ISE的Generate Top HDL Source工具生成例化接口,然后就可以在ISE通过端 ...  
FPGA设计者的必备基本功(zz)
2011-8-26 07:15
  • FPGA论坛
  • 18
  • 2347
  1# AutoESL LZ看来很亲睐Altera啊,不过和这个栏目有些许那个什么哦  
基于ISE的仿真问题
2011-9-16 16:20
  • FPGA论坛
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  • 4661
  1# jakfens 我喜欢自己编写测试文件,这样比较灵活,可以随心所欲!  
开关管工作时产生的奇怪波形,求解
2011-8-23 20:33
  • 电源技术
  • 14
  • 3659
  这才是开关电源  
状态机的基础全面的教程
2015-1-10 22:44
  • FPGA论坛
  • 26
  • 4788
  状态机是个好东西!  
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