VHDL 总线问题

登录 · 发表于 2019-4-29 09:10

我用VHDL写了一个器件，有２４根总线输dirdata: OUT std_logic_vector(23 downto 0);
然后将输出口的其中两根线连接到原理图中其他器件上面如果
然后就会报错
Error: Node "dirdata0" is missing source
Error: Node "dirdata1" is missing source
这个是什么问题，请指教

发表于 2019-4-29 09:32

断开连线，只用标号就可以了

发表于 2019-4-29 09:56

jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

嗯，我试试，谢谢啦

发表于 2019-4-29 22:05

总线这么抽出两个线不知道行不行

发表于 2019-4-30 13:29

应该是你写的那个器件里面，dirdata没有对应的输入信号吧

发表于 2019-4-30 16:21

jjl3 发表于 2019-4-29 09:32
断开连线，只用标号就可以了

可以了，谢谢

[CPLD] VHDL 总线问题

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