GSM和大家聊聊使用ISE进行综合与优化一点事情（完成）

发表于 2011-12-2 01:07

本帖最后由 GoldSunMonkey 于 2011-12-4 20:26 编辑

逻辑优化、逻辑布局和最小化互连延迟都是实现最大性能的重要工作。
1. 定义时序要求：
进行有效物理综合的最重要一步是建立准确全面的时序约束。有了这些约束，实现工具就基于可靠信息做
出决策，从而改善总体效果。对那些具有严格要求的时钟和 I/O引脚进行约束，以减轻剩余设计部分的工
作。
定义这些时序约束的最轻松途径是使用 Constraints Editor。这一图形工具允许您输入时钟频率、多周期
与虚假路径 (false path) 约束、I/O 时序要求，以及大量其他澄清性要求。约束被写入一个用户约束文件
(UCF) 中，可在任何文本编辑器中进行编辑。
如果未提供用户定义的时序约束，ISE软件将自动为每个内部时钟生成时序约束。

在“性能评估模式 (PEM)”中，您可以在不必提供时序目标的情况下获得高性能的物理综合与优化效果。

发表于 2011-12-3 10:16

LZ可以出本书了。。。

发表于 2011-12-3 21:04

向楼主学习

发表于 2011-12-3 21:05

偶像呀

发表于 2011-12-3 21:12

楼主啥时候还更新呀

发表于 2011-12-3 21:12

等等等呢

发表于 2011-12-3 21:16

我喜欢优化

发表于 2011-12-3 21:17

约束还是蛮重要地吗

发表于 2011-12-4 20:20

2# pineapple2009 你出钱赞助？

发表于 2011-12-4 20:23

运行全局优化：(Global Optimization)对于包含 IP 核或其他网表的设计，实现的转换 (NGDBuild) 阶段后生成的 NGD 文件表示整个设计第一次被完整编译。全局优化将进行完
整设计的组装，并尝试通过重新优化组合与寄存器逻辑来提高设计性能。全局优化（命令
行键入 map –global_opt）显示可提高设计时钟频率平均 7%。还有两个选项可以让您在
此阶段进一步控制优化的完成：时序调整 (retiming) (map -retiming) 将前后移动寄存器
以平衡组合逻辑延迟，和等效寄存器删除 (map -equivalent_register_removal) 将通过冗
余功能性删除寄存器。[右键单击Implement Design -> Map, 选择 process properties, 在打开的窗口中property name菜单下，单击选择 Retiming（默认未选）和Equivalent Register Removal(默认已选)]

发表于 2011-12-4 20:23

运行全局优化：(Global Optimization)对于包含 IP 核或其他网表的设计，实现的转换 (NGDBuild) 阶段
后生成的 NGD 文件表示整个设计第一次被完整编译。全局优化将进行完
整设计的组装，并尝试通过重新优化组合与寄存器逻辑来提高设计性能。全局优化（命令
行键入 map –global_opt）显示可提高设计时钟频率平均 7%。还有两个选项可以让您在
此阶段进一步控制优化的完成：时序调整 (retiming) (map -retiming) 将前后移动寄存器
以平衡组合逻辑延迟，和等效寄存器删除 (map -equivalent_register_removal) 将通过冗
余功能性删除寄存器。[右键单击Implement Design -> Map, 选择 process properties, 在打开的窗口
中property name菜单下，单击选择 Retiming（默认未选）和Equivalent Register Removal(默认已选)]

发表于 2011-12-4 20:24

允许时序驱动打包与布局：(Timing-driven Packing and Placement)时序驱动打包与布局
是物理综合实现流程的核心。当采用这个选项 (map -timing)，布局布线的布局阶
段将在 Map 中完成，允许在初始结果未达最优时对打包决策进行重新审查。时序驱动打
包迭代流程替换了无关逻辑打包（unrelated logic packing）。 Xilinx物理综合与优化
中包含不同级别的优化。第一级优化是从进行逻辑变换开始，其中包括扇出控制
（Fanout Max）、逻辑复制（Register Duplication）、拥塞控制，以及改进的延迟估
计。这些例程使设计实现了更高效的打包和布局，达到了更快的时钟频率和更高密度的
逻辑利用率。下一级增加了逻辑与寄存器优化；Map可重新安排单元以改进关键路径延
迟。这些变换为满足设计时序要求提供了极大的灵活性。使用了大量不同技术（包括内
部引脚交换、基本单元切换，以及逻辑重组）将物理单元转换成逻辑上等效的不同结
构，以满足设计要求。 ISE 软件引入了另外一级物理综合：组合逻辑优化。该 -
logic_opt 开关将开启一个流程，对设计中的所有组合逻辑进行检查。给定布局和时序
信息，您可以对优化LUT 结构做出更可靠的决策，以改进总体设计。

发表于 2011-12-4 20:25

物理综合与优化示例：逻辑复制：如果一个 LUT 或触发器驱动多个负载，而这些负载中有
一个或多个负载的放置位置离驱动源的距离太远因而无法满足时序要求时，可以复制该 LUT
或触发器并放置在靠近该组负载的地方，从而减小布线延迟。逻辑重组：如果关键路径跨
越多个切片中的多个 LUT，可利用较少的切片对该逻辑进行重新组织，采用时序上更高效的
LUT 与多路转换器组合来降低该路径所需的布线资源。基本单元切换：如果一个功能使用
LUT 和多路转换器构成，物理综合与优化可对该功能进行重新安排，将最快的路径（一般
通过多路转换器选择引脚）分配给最关键的信号。引脚交换：LUT 的每个输入引脚可能有
不同的延迟，所有 Map 拥有交换引脚（以及关联的 LUT 等式）的能力，以便将最关键的信
号放置在最快的引脚上。

发表于 2011-12-4 22:41

我来给猴哥补充"Global Optimization”这个东西。

就目前情况下来看，我劝各位看官还是把这个选项设置成off为妙。现在的情况是如果你选择“优化时序”，那么最终的时序大部分情况都变得更差，而不是更好。以此类推。

这个是ISE的bug，暂时没有办法，等下一代工具Rodin出来再说。

发表于 2011-12-5 07:07

自理整理下感觉很不错

发表于 2011-12-5 07:07

很强悍

发表于 2011-12-5 07:08

猴版真是太伟大了

发表于 2011-12-5 07:08

希望能有更多类似资料分享

发表于 2011-12-5 10:04

2# pineapple2009 你出钱赞助？
GoldSunMonkey 发表于 2011-12-4 20:20

晕，安富利赞助啊，xilinx赞助啊。。。

发表于 2013-1-30 17:06

基本上没看懂

GSM和大家聊聊使用ISE进行综合与优化一点事情（完成）

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