夏宇闻-verilog经典教材

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 楼主| dameihuaxia 发表于 2020-10-4 13:35 | 显示全部楼层 |阅读模式



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雷北城 发表于 2020-10-8 17:05 | 显示全部楼层
谢谢分享,学习了!
zjsx8192 发表于 2020-11-5 18:11 | 显示全部楼层
task shift_in;
                output[7:0] shift_t;       
               
                begin
                        @(posedge SCL) shift_t[7] = SDA;
                        @(posedge SCL) shift_t[6] = SDA;
                        @(posedge SCL) shift_t[5] = SDA;
                        @(posedge SCL) shift_t[4] = SDA;
                        @(posedge SCL) shift_t[3] = SDA;
                        @(posedge SCL) shift_t[2] = SDA;
                        @(posedge SCL) shift_t[1] = SDA;
                        @(posedge SCL) shift_t[0] = SDA;
。。。。。。。。。。。。。。。。。。。。。
这个代码段在ise中编译不过
123654789 发表于 2020-11-5 22:52 来自手机 | 显示全部楼层
顶顶顶顶顶顶顶顶
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