请教应该怎样加约束?

只看该作者 · 2012-2-21 18:40

:P ，多点银子撒。 19# nongfuxu

1万 · 2012-2-22 11:06

高手们对关键问题避重就轻,轻轻点水.你说没有回答吧他回答你了.只是这样的回答生手不明白!:'(

1万 · 2012-2-22 13:25

我的天，我还没回答你？

1万 · 2012-2-22 13:25

高手们对关键问题避重就轻,轻轻点水.你说没有回答吧他回答你了.只是这样的回答生手不明白!:'(
nongfuxu 发表于 2012-2-22 11:06

我觉得我讲清楚了。

只看该作者 · 2012-2-22 14:06

恩，呵呵，顶下，:lol

1万 · 2012-2-22 14:18

:lol

1万 · 2012-2-22 17:24

高手们对关键问题避重就轻,轻轻点水.
你说没有回答吧他回答你了.只是这样的回答生手不明白!〈-----〉我觉得我讲清楚了
:time:

1万 · 2012-2-22 17:30

:lol

1万 · 2012-2-22 19:54

只看该作者 · 2012-2-25 19:59

严重同意。 16# nongfuxu

只看该作者 · 2012-2-25 20:07

留个印，慢慢消化去。

只看该作者 · 2012-2-27 11:11

请教一个问题:
DCMl输出: clkfx = 100MHz和clkfx_180=100MHz不过相位差180度.
FPGA输出到DAC中,DAC需要FPGA提供data[11:0]和写入时钟. 我用clkfx作为系统时钟,即data[11:0]的时钟是clkfx, 用clkfx_180作为DAC的时钟. ...
nongfuxu 发表于 2012-2-19 19:13

这种情况不用加约束，你约了也没用。
你需要做的是，在IO里用100M时钟把数据打一拍出去，然后使用一个ODDR，把100M时钟反向打出去，根本用不上那个180度的时钟，这个是标准的做法。
因为你的时钟是通过BUFG到IO里面的DFF的，所以可以保证时钟和数据严格的对齐，其中它们之间的时间差就是BUFG到每个IODFF的SKEW，这个值很小

1万 · 2012-2-27 11:29

这种情况不用加约束，你约了也没用。
你需要做的是，在IO里用100M时钟把数据打一拍出去，然后使用一个ODDR，把100M时钟反向打出去，根本用不上那个180度的时钟，这个是标准的做法。
因为你的时钟是通过BUFG到IO里面 ...
dan_xb 发表于 2012-2-27 11:11

给画个图呗。

只看该作者 · 2012-2-28 22:30

本帖最后由 SuperX-man 于 2012-2-28 22:31 编辑

本版前段时间由于其他事情，对论坛关注的确实很少，还望各位江湖朋友多多担待！
从3月开始，本版每天抽出一部分时间出来回帖。
可以简单的认为楼主的模型为源同步模型，如下图所示：其中Transmitter为FPGA,receiver为DA

数据和时钟从FPGA寄存器发送到DA的输入寄存器，楼主模型只有输出，没有输入，也即时钟和数据都是由FPGA输出，这里我们只关心两个问题，及时钟和数据从FPGA到DA的延时，如果时钟和数据的路径延时都一样，那不管延时多少，时钟的上升沿或下降沿总是在数据的中间，都满足DA的建立与保持(setup,hold)要求，但实际中这两者往往不一样，时钟的上升沿或下降沿向前或向后(相对于数据有效窗口)，都有可能DA不能正常工作。
这是我们就要分析这些路径，找出时钟和数据路径分别延时，然后将这个通过PLL进行一定的延时，就可以正常工作。数据路径延时包括寄存器输出稳定时间、寄存器到引脚、引脚至输出、PCB板延时、DA输入的建立时间，时钟路径延时包括时间抖动、输出到引脚、PCB板延时。将这些计算出来后，要输入给软件分析的参数只有时钟延时(DCM中设计)及DA的建立与保持时间(OFFSET OUT)，这些可以通过写约束文件(ISE中有constraints editer 软件，自动列出网络表，只需填入数值即可)。

只看该作者 · 2012-2-29 13:32

17# Backkom80 backkom？你也在这混啊？

1万 · 2012-3-1 14:04

这是我们就要分析这些路径，找出时钟和数据路径分别延时，然后将这个通过PLL进行一定的延时

有实例说明,事半功倍. 哪位来举个例子?

1万 · 2012-3-1 14:35

17# Backkom80 backkom？你也在这混啊？
chengfeilong87 发表于 2012-2-29 13:32

这挺好的啊

1万 · 2012-3-1 14:36

有实例说明,事半功倍. 哪位来举个例子?
nongfuxu 发表于 2012-3-1 14:04

嘿嘿，你看看：）

1万 · 2012-3-1 18:20

感谢楼上诸位指点.
经过这几天测试,用XILINX芯片在100MHz下输出已经顺利通过小批量试验(试验了23块板子)!

1万 · 2012-3-1 18:24

有实例说明,事半功倍. 哪位来举个例子?

仍然期待几位版主把XILINX的输出时序约束方法讲透彻一些.

请教应该怎样加约束?

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