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GSM和大家一起学习Verilog HDL

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楼主: GoldSunMonkey
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21楼
GoldSunMonkey|  楼主 | 2012-3-10 19:51 | 只看该作者 回帖奖励 |倒序浏览
顶猴版！学verilog几个月了，以前上学时接触过一点
xtaylg 发表于 2012-3-10 13:45
我的名声好大啊

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22楼
flexman| | 2012-3-10 21:55 | 只看该作者
可以仿真啊？仿真才好玩。

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23楼
GoldSunMonkey|  楼主 | 2012-3-10 23:46 | 只看该作者
可以仿真啊？仿真才好玩。
flexman 发表于 2012-3-10 21:55
真正的是调板才好玩

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24楼
huangfeng1007| | 2012-3-11 10:03 | 只看该作者
在时钟上升沿，如果复位信号有效，则复位为0,如果复位信号无效，则计数器需要加一。

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25楼
GoldSunMonkey|  楼主 | 2012-3-11 10:58 | 只看该作者
在时钟上升沿，如果复位信号有效，则复位为0,如果复位信号无效，则计数器需要加一。
huangfeng1007 发表于 2012-3-11 10:03
灌水？

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26楼
cwfboy| | 2012-3-11 14:59 | 只看该作者
mark

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27楼
GoldSunMonkey|  楼主 | 2012-3-11 17:04 | 只看该作者
mark
cwfboy 发表于 2012-3-11 14:59
嘿嘿，一起学习啊

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28楼
xuehua230| | 2012-3-11 20:38 | 只看该作者
猴哥，我来了。

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29楼
xd54622| | 2012-3-15 10:58 | 只看该作者
占个位置

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30楼
zjsyjbb| | 2012-3-17 12:59 | 只看该作者
跟着猴哥学习,猴哥我们这学期学verilog HDL...以后不懂可以问猴哥了...

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31楼
Million-Leo| | 2012-3-17 18:30 | 只看该作者
顶啊，目前也在学习Verilog

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32楼
a1b2c8d9| | 2012-3-17 20:01 | 只看该作者
改初值。。。

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33楼
GoldSunMonkey|  楼主 | 2012-3-18 00:03 | 只看该作者
;P

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34楼
c1apton| | 2012-3-18 10:04 | 只看该作者
最大值13的话上升沿的时候小于13就继续计数，已经是13了的话就回到初值重新计数，对吗？

module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
  if (reset) out<=0;
   else if(out==13) out<=0;
  else out<=out+1;
end
endmodule

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35楼
GoldSunMonkey|  楼主 | 2012-3-18 18:05 | 只看该作者
嗯，我觉得是如此。

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36楼
mydream123| | 2012-3-29 22:09 | 只看该作者
完了？

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37楼
GoldSunMonkey|  楼主 | 2012-4-1 11:46 | 只看该作者
完了？
mydream123 发表于 2012-3-29 22:09
太忙。

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38楼
wdliming| | 2012-4-16 18:34 | 只看该作者
顶一个！我也学习学习！！

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39楼
swe21| | 2012-4-20 17:04 | 只看该作者
一起学习哈，支持下猴哥哈

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