DSP和FPGA的时钟信号如何产生？

只看该作者 · 2022-8-10 22:03

我做的一个基于DSP的系统中，DSP做主处理器，控制着整个系统，包括信号处理，整体调度等；选择了一块Xilinx的FPGA做FIFO UART和系统的逻辑控制和译码。DSP的时钟输入为15MHz,经过内部的PLL倍频为较高频率，FPGA需要25M或一下的时钟输入。

我的问题是DSP和FPGA的时钟信号如何产生？

只看该作者 · 2022-8-10 22:09

如果可以是否影响时钟信号的质量？

只看该作者 · 2022-8-10 22:09

如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

只看该作者 · 2022-8-10 22:13

如果分别用一块晶振的话，对真个系统的时序控制是否会有影响？

只看该作者 · 2022-8-10 22:19

不用缓冲时不行的，回带来很多意想不到的后果，建议加个时钟芯片。

只看该作者 · 2022-8-10 22:24

系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片。

只看该作者 · 2022-8-10 22:27

单一时钟信号时,选择晶体时钟电路;

只看该作者 · 2022-8-10 22:31

尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性.

只看该作者 · 2022-8-10 22:34

最好是用高性能的时钟buffer.

只看该作者 · 2022-8-10 22:37

找到外部晶振信号接入FPGA芯片的引脚.

只看该作者 · 2022-8-10 22:40

先给FPGA一个时钟信号？试试看。

只看该作者 · 2022-8-10 22:44

FPGA内部有N个PLL电路。

只看该作者 · 2022-8-10 22:46

高端的FPGA大多内部已经集成了DSP硬核。

只看该作者 · 2022-8-10 22:49

控制总线，让dsp和FPGA通讯。

只看该作者 · 2022-8-10 22:52

50M输入经过内部PLL电路4倍频，就可以得到200M的时钟。

只看该作者 · 2022-8-10 22:54

干脆就给个周期时钟？

只看该作者 · 2022-8-10 22:56

一般都是FPGA+ DSP 组成。

只看该作者 · 2022-8-10 22:58

FPGA内部集成锁项环,可以把外部时钟倍频。

只看该作者 · 2022-8-10 23:00

用同一块有源晶振或者专门的时钟芯片。

只看该作者 · 2022-8-23 20:48

倍频和分频