//counter.v
module counter(clk,rst,counter_out);
input clk;
input rst;
output [3:0] counter_out;
reg [3:0] counter_out;
initial begin counter_out=0; end
always @(posedge clk or negedge rst)
if(!rst)
counter_out <= 0;
else
counter_out <=counter_out+1'b1;
endmodule
我的这个代码，通过quartuse 与modesim 连调的时候，CLK 一直没有变化，后来我force clk 0 0,1 50 -r 100这样，才会有CLK，但是counter_out 一直不计数，后来，我加上了
initial begin counter_out=0; end
counter_out 才开始计数的，
这个是为什么呢？？请教各位大虾了！！ |
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