本帖最后由 shaler 于 2023-12-13 08:56 编辑
时钟信号是数字系统中数据传输的参考基准，因为时钟信号重要性，所以信号的波形应能尽量清晰、陡峭，对时钟信号延迟控制的失调，将会影响整个系统的性能。 引起时钟偏斜的原因包括： 从时钟源到寄存器连线长度的影响； 时钟分配网络内的动态延迟； 线电阻，介电常数，过孔/通孔电阻、线尺寸等差异；域值电压，沟道迁移率的差异延迟。 时钟偏斜的补偿可采用： 通过集中式的控制器或偏斜补偿电路，与反馈环路与参考时钟相位锁定，使送区域脉冲对齐。 分布式的偏斜补偿通过时钟鉴相器连到区域的时钟节点，比较相邻区域的相位差以控制节点的延时。 电路设计上可采用偏移最小化、时钟反转、交替相位等。
设计上应遵循如下原则： 监控驱动器上的输人-输出延迟时限。 在时钟各级层次上使用同样的驱动器降低延迟。 在电路设计规划上考虑各级标称的线路延迟。 在不同条线路上使用同样的负载策略。
在设计过程中可通过EDA 软件仿真用长时钟树的方法，在施加约束的时候也都考虑了时钟抖动等问题。
设计前了解设计的时钟结构和平衡要求，理清clock 、 mode ，确定clock 是否需要同步异步，编写时钟树约束文件。标准设计约束文件（SDC）时钟树约束文件主要由三部分组成：时钟定义、输入延迟和输出延迟。在顶层设计中，还需要约束输入端口的驱动以及输出端口的负载等信息。 对于多时钟的负载SOC设计，还需要根据设计的具体情况设定多周期检查路径、冗余的伪路径以及最大和最小延迟时间等约束。
设计时希望时钟树的级数少，这样时钟的性能好，但可能导致过多的fanout，导致负载延迟大。评价时钟树质量可以查验主干分岔点、寄存器的级数等是否合理。
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