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在做电路板设计的时候，需要在狭小空间里密集布满各种芯片和元器件，各种样式的数字或模拟信号在线路上流动并且相互影响，那么PCB设计就需要平衡各种规则要求。
在进行PCB设计的时候，有很多经验法则：比如尽量减少两条平行线的线长，走线间距大于3W（3倍线宽），布线不要走直角或锐角，这些经验法则对减小信号线间串扰都是十分有效的，但是到底layout走线有多长，这些串扰信号有多大，在实际产品中很难测量，所以有时候可以通过仿真做一个定性的认识。
在ADS中，建立一个微带线的模型，使用的是双层板的叠层设计，PCB的走线长度有6000mil
R1的线路是攻击传输线，R2和R3的线路是受害传输线，在R3所在的位置是受害线的近端串扰vn，在R2所在的位置是远端串扰vf，两个串扰信号大小是不一样的。
通过仿真可以清晰的看到，在攻击线为1V的阶跃信号下，受害线的近端串扰，最大达到400mV。远端串扰，最大接近到300mV.
通过这个仿真结果，还可以得到结论：信号在传输过程，肯定是近端先受到干扰，并且持续时间比较长。远端干扰需要一定的延时才会受到干扰，并且持续时间较短。
由于传输线的长度有6000mil，所以耦合的电压才会很高，随后将传输线的长度降低到600mil的时候，受害线的近端串扰和远端串扰的幅值和持续时间都降低了。
所以说在layout设计中，需要降低平行走线的长度，可以有效降低串扰电压。在做原理图设计的时候，也可以提前使用仿真，来评估允许串扰电压的限制值，以此作为layout设计依据。
当前的仿真，差分线的间距s=0.3mil，间距太小，这也是近端串扰和远端串扰值较大的原因
然后进一步将差分线的间距增加，从0.3mil增加到2mil，串扰的幅值也有100mV，还是较大。此时是s<w,线距不满足3W的线宽
随后将线宽s=10mil，尽管还满足3W原则，但近端和远端串扰得到的明显降低。
如果，再降低走线的线长，基本就能控制串扰在50mV以下。如下图仿真结果所示
所以在实际电路中，只要合理控制线长和线宽，就能得到较好的信号质量。
通过这个简单仿真定性分析，可以得到一些结论，经验公式还是很管用的。尽管我们可能都不知道这个经验法则是怎么来的，具体原理是什么，线间距和信号串扰幅度之间的具体关系式是怎样的也不是很清楚，但是在设计中只要遵守这些简单的原则，还是可以避免设计中大部分的信号完整性错误。然后再加上仿真工具做定性的指导，就能在layouts设计中更加有的放矢，比如，通过进一步仿真后，可以发现，在平行传输线达到一定长度后，即饱和长度。近端串扰就是定值，不会再随着长度的增加而增加。但是远端串扰依然会增加。
所以在实际设计中，传输线的耦合长度不要太长，尽量把耦合长度控制在饱和长度以内。
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楼主
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@21小跑堂 最近发表的原创怎么都不审核了啊？