ST的SiC MOSFET 并联设计中栅极振荡抑制措施怎么样？

发表于 2025-9-12 07:14

ST SiC MOSFET 并联设计中栅极振荡抑制措施（如优化 Rg、减少寄生电感）与开关损耗平衡的权衡策略

发表于 2025-9-26 07:23

SiC并联最怕的就是栅极环路寄生电感，ST的参考设计里第一条就是缩短栅极回路。

发表于 2025-9-26 07:24

Rg外置分立配置是标配，每颗MOSFET单独加电阻，这样能均衡并联器件的开关行为。

发表于 2025-9-26 07:25

他们还建议栅极驱动尽量用Kelvin源引脚，降低寄生耦合带来的振荡。

发表于 2025-9-26 07:25

开关损耗和振荡的权衡就是Rg不能太小，太小容易震荡，太大损耗就上去了。

发表于 2025-9-26 07:27

ST文档里提到可以用双电阻（开通/关断分开），关断电阻大一些来稳态，开通小一点保证速度。

发表于 2025-9-26 07:28

PCB布局很关键，最好栅极驱动回路和功率回路分开，避免大电流回路干扰。

发表于 2025-9-26 07:29

还有个办法是驱动芯片支持的Miller钳位，用来抑制dv/dt导致的误导通。

发表于 2025-9-26 07:30

ST在并联测试里确实强调了电流分担要靠栅极设计和布线来保证一致性。

发表于 2025-9-26 07:31

在一些高功率应用里，他们甚至推荐加小电感（几nH）来阻尼振荡，不过要结合损耗做实验。

发表于 2025-9-26 07:32

总体来说就是：布线最小环路+独立Rg+开关电阻分离，再配合Miller钳位，就能在抑振和效率之间找到平衡点。

发表于 2025-9-26 15:55

降低寄生电感

发表于 2025-9-26 16:55

抑制米勒效应耦合

发表于 2025-9-26 17:56

增加阻尼元件，并联RC缓冲电路。

发表于 2025-9-26 19:57

选择高瞬态电流驱动芯片，缩短开关时间，减少谐振窗口。

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