笙泉ADC采样不准

发表于 2026-8-17 16:44

采用去极值平均或滑动平均算法，消除残余的随机噪声。

发表于 2026-8-17 17:30

将目标ADC通道的输入通过内部多路复用器短路到地，连续采集16~32次零电平采样值并取平均值，计算得到失调误差补偿值，后续所有采样结果自动叠加该补偿值消除零点偏移。

发表于 2026-8-18 22:18

做两点校准前后误差各多少

发表于 2026-8-20 09:18

核对ADC的输入分频系数，采样时钟频率处于芯片手册推荐的最优区间，过高或过低的时钟都会直接降低采样精度。

发表于 2026-8-20 10:18

ADC的采样保持时间配置足够，输入信号的建立时间未满足要求会导致采样值持续偏低/偏高。

发表于 2026-8-20 12:14

采样周期几个 ADC clk？源阻抗多少？

发表于 2026-8-20 14:38

使用笙泉提供的ADC校准工具或自定义校准算法

发表于 2026-8-20 15:32

外部VREF不稳定怎么解决？

发表于 2026-8-20 16:34

ADC转换精度受温度影响，查阅datasheet获取温度漂移参数，必要时通过软件校准补偿

发表于 2026-8-20 18:03

VDD 纹波多大？ADC 电源脚电容靠得近不近？

发表于 2026-8-20 18:51

延长采样周期。

发表于 2026-8-20 19:38

静态输入用万用表比对，偏的是固定 offset 还是比例 gain？

发表于 2026-8-20 21:27

VREF 引脚缺少就近 0.1μF 去耦电容。

发表于 2026-8-21 13:58

条件允许时，可考虑为ADC模块使用单独的LDO稳压器供电。

发表于 2026-8-21 14:26

VREF 选内部还是外部？实测 VREF 脚电压多少？开启后等了几 ms？

发表于 2026-8-21 14:51

ADC 引脚悬空、外接大电阻，输入漏电流在电阻上产生额外压降。

发表于 2026-8-21 15:31

校准完成后，使用高精度标准源输出多个已知电压值，验证全量程范围内的采样误差是否控制在手册标称精度范围内。

发表于 2026-8-22 10:17

将参考电压从VDD改为内部基准就能解决大部分问题

发表于 2026-8-22 11:05

优先启用并等待内部基准电压稳定，这是最有效的措施

发表于 2026-8-22 12:34

如何进行ADC偏移误差校准？

[经验分享] 笙泉ADC采样不准