对Xilinx FPGA 中FIFO的仿真

1万 · 2012-7-5 19:19

<?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" /><?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

wr_ack1未响应～在clk上升沿，首先检查wr_en是否为1，若为1，才能将din端口的数据写进去。若wr_en也是在clk的上升沿置位的，且维持一个周期高电平，则数据读不进去。（感觉这句话好像不对，因为后面的仿真结果证明可以写进去）
上面这两个图没有读进去的原因应该是写和复位信号之间的时间太短，导致出现了overflow1为1的情况。但是实际情况下都存在不同程度的延时，为确保数据能够读进去，最好的办法是wr_en高电平持续两个时钟周期（这种情况下wr_en在clk上升沿置1），或者在clk下降沿置1，持续一个周期。

wr_ack信号响应，说明数据读进了FIFO中。

WR_ACK ：Output
Write Acknowledge: This signal indicates that a write request
(WR_EN) during the prior clock cycle succeeded.

OVERFLOW： Output
Overflow: This signal indicates that a write request (WR_EN) during
the prior clock cycle was rejected, because the FIFO is full.

Overflowing the FIFO is non-destructive to the contents of the FIFO。