ADC检测之硬件设计问题

发表于 2026-8-10 16:12

在分压节点与 ADC 引脚之间增加一颗运放电压跟随器

发表于 2026-8-12 14:24

为什么大电阻会导致偏差？

发表于 2026-8-12 20:41

分压总阻值控制在100kΩ~1MΩ区间，既把静态功耗控制在μA级，又能大幅降低ADC输入阻抗带来的并联分流影响。

发表于 2026-8-14 13:28

选用 Σ-Δ 型 ADC，输入阻抗 GΩ 级别，分压电阻可放宽至 MΩ 级，分流影响几乎可以忽略

发表于 2026-8-14 16:20

在分压上电阻串联一个IO控制的MOS管，仅在ADC采样瞬间导通分压回路，其余时间完全关断，将静态功耗降到nA级，彻底规避大阻值分压的矛盾。

发表于 2026-8-15 20:15

间歇采样控制电路的设计要点有哪些？

发表于 2026-8-16 11:14

在分压节点和ADC引脚之间串联10Ω小电阻，搭配100nF陶瓷电容组成一阶低通滤波，既抑制高频噪声，又不影响直流采样精度。

发表于 2026-8-16 13:45

在分压输出端增加高输入阻抗的运放电压跟随器，彻底隔离ADC输入阻抗对分压网络的影响，完全消除采样偏差。

发表于 2026-8-16 18:42

在软件允许的情况下，延长ADC采样周期是0成本、快速见效的方法。

发表于 2026-8-17 10:57

分压电阻热噪声对SOC估算的具体影响案例？

发表于 2026-8-17 12:40

ADC 采样前延时等待 + 软件均值滤波

发表于 2026-8-17 14:55

若功耗和PCB面积允许，增加一个电压跟随器是最彻底的高精度解决方案。

发表于 2026-8-17 16:41

平时使用兆欧级电阻分压，并将分压电阻的接地端通过一个 NMOS 管连接到 GND。

发表于 2026-8-21 09:58

在实际应用中，过大的分压电阻确实会带来问题，比如采样误差和响应时间变慢。50kΩ的建议值听起来很合理，可以有效平衡精度和功耗。

发表于 2026-9-3 10:44

50kΩ的上限经验值很实在，之前用100kΩ分压测锂电池，满电4.2V采样出来只有3.9V，查了半天才发现是这个问题。

发表于 2026-9-5 18:36

分压电阻的设计还是需要计算的

发表于 2026-9-9 20:41

除了总阻值，还要注意电阻的匹配精度，1%精度的电阻比分压误差对ADC的影响往往更大，建议关键采样用0.1%。

发表于 2026-9-9 21:07

ADC硬件设计建议关注参考电压纹波与采样保持电容，输入阻抗大时加缓冲，采样引脚并小电容抑制高频噪声，提升稳定度。

[APM32E1] ADC检测之硬件设计问题