本帖最后由 DAVIDYE 于 2012-7-10 17:13 编辑
6层处女板，完成80%， AD6.9软件
说明：
顶层：
1、 蓝色箭头部分是A3.3V，通过S2信号层引出，没有使用内电层。
2、地址线，数据走线部分走线
地层（负片结构）：
没有分割，AGND通过信号层引出。
地层：
S1：
1、 走存储器的数据信号。
2、 走时钟信号（某一段，蓝色箭头所指部分），时钟信号与其他信号间距保持为22mil,线宽6mil,木有采用包地。
S2：
1、 存储器地址线，命令控制线
2、 时钟线（到2片SDRAM的分叉，红色箭头指向部分）, 时钟信号与其他信号间距保持为22mil,线宽6mil,木有采用包地。
电源层（负片结构）：
关于电源内电层分割问题，在另外一篇贴子请教过，下面的是我的操作方案说明：
1、 分割成小片的是1.2V电源，主要给内核供电，电流最大能达到约300mA左右。
2、 剩下的一大片是3.3V电源，主要是外围接口及存储器的电源供电。
3、 剩下的电源：给实时时钟的1.2V，模拟3.3V，都通过信号层走线实现。
底层
我的疑问是：
1、 在电源层，这两片区域的分割带是否太窄了，我用的是7mil宽的分割线，因为BGA扇出过孔的缘故分割线做不了太宽，在这方面不知道有经验的前辈是如何处理的？
2、 时钟线，由于考虑到长度匹配的原因，我使用了2层的走线方式（S2和S2），还不知道这种方式对EMC的影响有多大,这里麻烦大虾们评估一下或者提提建议
3、 电源过孔与内电层直接相连，信号过孔与内电层的间距是12mil是否足够？间距太大怕影响BGA下面的内电层的面积。
4、 铺铜，在信号层是要铺铜的，但是表层铺铜是否合适？
5、关于去耦电容的位置，因为考虑到两个晶振需要尽量贴近MCU摆放，较多的电源去耦电容就只能放在晶振外围了，然后在通过内电层连接到MCU电源引脚上（有几个电容安放在底层BGA下面），这种方式对去耦的效果影响是不是可以忽略呢？
6、退耦电容目前的位置是否离MCU太远了呢？
以上，请大虾们指点一二！
补充一张全图层图片：
蓝色箭头所指区域，数据线像是跨电源层了（1.2V和3.3V），但是数据线的参考层是与其临近的一片地层，是否还需要在旁边的位置跨接电容呢？ |
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