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只看该作者 · 2012-8-27 20:16

数字电路设计

只看该作者 · 2012-8-27 21:50

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只看该作者 · 2012-8-28 13:55

就2页，好精华- -。
数字电路设计
v 关于高速数字电路的电气特性，设计重点大略可分为三项 :
O  正时 (Timing) :
由于数字电路大多依据时脉信号来做信号间的同步工作，因此时脉
作，严格的控制线长，基版材质等都成为重要的工作。
O  信号品质(Signal Quality) :
高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理(Transmission
Line) 的分布电路 (Distribute circuit) 的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。
O  电磁干扰(EMI) :
需防范电路板的电磁波过强而干扰到其它的电路讯号。

Outline
v 传输速度的计算
v 信号品质
v 阻抗不匹配
传输速度的计算
就传输线 a 点至 b 点，我们都必须计算讯号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体(通常为铜
箔)的厚度与宽度，基板厚度与其材质的电介系数(Permittivity)。尤其以基板的电介系数的影响最大，一
基板电介系数的平方根成反比。
以常见的FR-4 而言，其电介系数随着频率而改变，其公式如下 : =4.97-0.257 log
以 Pentium II 的时脉信号为例，其上升或下降缘速率典型值约在 2V/ns，对 2.5V 的时脉信号而言，从 10%到 90%的信号水
平约需1ns的时间，依公式 :
BW=0.35/
可知频宽为350MHZ。代入公式可知电介系数大约是4.57。
如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为5.43 inch/ns。
但对电路板这种信号线(Trace)远比接地层要细长的情况，则可以用微条(Micro strip)或条线(Strip line)的模型来估算。对于走
在外层的信号线，以微条的公式 :
inch/ns
可得知其传输速度约为6.98 inch/ns
对于走内层的信号线，以条线的公式 :
inch/ns
可得知其传输速度约为5.50 inch/ns
除此之外，也不要忽视贯穿孔(Via)的影响。一个贯穿孔会造成24 ps左右的延迟，举例而言，时脉产生器到芯片A的时脉线
长为12 inch，并打了4个贯穿孔；到B 为 7 inch，没有贯穿孔，则两者之间的时脉歪斜为(12-7)/6.98+(0.024X4)=0.81 ns。

只看该作者 · 2012-8-28 13:55

信号品质
比起模拟信号，数字信号对噪声的抵抗能力较强，只要电位水平在一定范围，就能正确判断出0 与1。随着电路速度愈来愈
快，信号品质愈来愈难以确保。信号的过高(Overshoot)，过低(Undershoot)可能造成目标(Target)芯片的损坏，振铃波(Ring back)
与矮化波(Runt)一旦使电位水平落入0与 1 之间的灰色地带，便可能造成0与 1的误判。
阻抗不匹配
v 分布电路
高速电路因操作频率的升高，波长相对变短。当波长与线路的长度接近到相近的数量级之内时，我们开始必须把信号当成电
磁波的波动来看。如传输线原理，在信号上升(下降)缘的变化时间内，信号若未能传至彼端再反射回来，则需考虑电磁波的
效应。以Pentium II时脉产生器的例子而言，它的上升时间约1ns，在6.98 inch。因此当线长超过3.49 inch时，不以传输线的角度来看待这条时脉信号线是不行的。
信号的输出阻抗为ZG，负载为ZL，传输线特性组特性阻抗(Intrinsic Impedance)为Z0，则ZG=Z0=ZL便是阻抗匹配。以负
载端而言，当Z0=ZL，所有传输线上的能量与信号会完完全全的送至负载端；若不然，便会有部份的能量反射回输出端。
v  阻抗的计算
在高频的情况下，电阻(R)与电导(G)的因素可被忽略，举例来说，一般 500nH/m，电容为100pF/m，
此时 Z0=√500nH/100pF=70.7 ohm。
v 电流开关噪声
现代的芯片所耗的电流都十分惊人，因此在内部的功能或信号的开关之间，常引起电源的不稳定。而这种不稳定的问题，可
分做两方面来谈 :
A.  因为开关的速度太快，使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应
及时电流。
B. 因为芯片的电源或接地接脚有电感存在，因此在电流突然变化时，在接脚上将有压差在。在多条资料线从 1 变为 0 时，
芯片组的接地脚上瞬间流过大量电流而造成的电位差。
此时芯片组接地已不是0伏，而造成信号上出现隆起小丘的现象，称为触地反弹(Ground bounce)。其解决方式，是减少接脚
的电感，如选择BGA这种接脚极短的包装；并在接地处多用几个贯穿孔连接到地，以并联减少电感。
v 电容摆设位置
以时脉产生器的例子而言，其上升缘时间为1ns，此段时间内信号行进距离为5.43 inch。要能及时供应电源，一个大约的估
算公式是L/12，亦即0.45 inch，或1.15 cm内的电容才能完全发挥作用。超过这个距离，则效用将会减弱。例如，距离成为
两倍的2.3cm，电容的作用将只剩1/8。
v  隔线干扰(Cross Talk)
有些讯号，尤其是固定周期讯号的时脉讯号(clock)，带有强烈的高频成分。当它与其它的讯号线太靠近时，会将这些已达
RF频率的能量传到其它的讯号上，带来EMI的困扰。尤其若是被感染的讯号线接往I/O的连接头时，这个问题就更加严重。
隔线干扰对EMI而言，通常要求信号线对中心对信号线中心的距离，维持3倍信号线宽度的距离，称为3W法则。
3W法则可保持70%电场不互相干扰，若要达到98%的电场不互相干扰，可使用10W的间距。

只看该作者 · 2012-8-28 13:55

v 滤波电容与电感
为了去除信号上高频成分对 EMI 的不良影响，工程师常在信号线上加上滤波用的电容与电感。通常而言，并联旁路电容可
去除I/O连接头与信号线上的差动模式(differential-mode) RF 电流；串联电感则可以去除信号线上的共通模式(common-mode)
RF电流。
值得注意的是，这些滤波电容与电感除了滤去高频噪声外，也会滤去信号的高频部份，使得信号的上升时间与下降时间变慢。
因此最大多数是应用在信号频率不高，但EMI问题最容易凸显的I/O 信号线部份。
v 电源层与接地层的隔离(Isolation)
由于电路板上有速度高的主总线，内存等等的线路，也有速度不快的传统I/O线路，因此常常将慢速的部份，尤其是会将噪
声从I/O缆线带出的I/O部份与其它部份相隔离。
常见的作法，是以至少50 mils宽的壕沟将两边的电源层与接地层相隔离，只留一小截的信道与主要的电源层和接地层连接。
I/O信号线便从这信道的上方通过，以避免跨越壕沟增大电流回流圈的问题。

结论
数字电路的设计若能从布局(Layout)阶段就谨慎的规画，测试时又对重要信号详细测量，如减少电源路径的阻抗，让信号线
阻抗匹配，尽量让信号线之间的间距加大，尽量让信号线走直走短(除非有正时的考量)等等。