c.成帧器与网络处理器及其它元件间的接口
成帧器与网络处理间传输的数据可代表很多不同的数据流。Sonet/SDH帧中包含的附加数据表明数据有效载荷中每个数据流的位置,该信息需要在成帧器与网络处理器及相关器件间传输,如分类引擎和流量管理器。此外,网络处理器和相关器件还实现各种复杂的任务,如数据包传向交换芯片的时序安排,管理数据包内容以确保没有非法数据进入网络,以及测量带宽以便特定应用或用户享有优先权。由于这些任务很复杂,因此需要在成帧器与网络处理器间实施流控制方案。
成帧器、网络处理器与相关器件间通常使用的接口包括Utopia接口、POS-PHY接口、SPI接口和Flexbus接口。每个接口的后缀为 "level X",其级别表明标称数据速率。Level 2即指每个方向的数据速率为622Mb/s,Level 3为2.488Gb/s,level 4为9.953Gb/s,Level 5为39.8Gb/s。因此POS-PHY Level 4的标称带宽为9.953Gb/s。Utopia接口是为包含固定长度ATM单元的数据流而设计的。Utopia的规范由ATM论坛颁布。
POS-PHY接口 (Sonet物理层上的包) 由PMC-Sierra和Saturn开发,很多特性与Utopia接口相同,有一项改进功能值得注意,即POS-PHY能满足不同长度数据包的需要,而 Utopia只适用于固定单元长度。这表明POS-PHY接口是为无需ATM层,即可在Sonet/SDH传输层上直接传输长度变化的IP包的应用而设计的,因此被称作"Sonet上的数据包"。
Flexbus接口由AMCC开发,可处理Sonet传输层上的变长度IP包。AMCC的Flexbus Level 4已获光网络互联论坛采纳,作为SPI Level 4 Phase 1(一般缩写为"SPI-4.1"),并已经作为业界标准规范发布。该规范在每个方向上提供64位并行点至点数据通道,它使用HSTL class 1 I/O,源同步时钟频率为200MHz,还提供四分之一速率接口和16位并行数据通道。
POS-PHY Level 4也已经被光网络互联论坛采纳,命名为SPI Level 4 Phase 2 (通常缩写为"SPI-4.2")。该接口具有采用IEEE-1593.6标准LVDS的16位并行数据通道,源同步双数据速率时钟频率最小为 311MHz。SPI-4.2的许多应用则使用频率更高的时钟,因为该接口除了传输数据有效载荷外,还传送包标签和路由信息。因此,设计者常常采用 SPI-4.2,每个信号对的数据速率高达840Mb/s,每个方向的累计带宽可达13.4Gb/s。
尽管SPI-4.2是为Sonet上数据包而开发,它已被通信业的其它应用所采纳。作为能支持多数据流而且每个数据流中都具有流控制的灵活接口,它可用作 10G以太网的有效接口,还可用于存储区域网络(SAN)。目前市场上有各种采用SPI-4.2接口的新产品,还有一些产品正在开发之中,除了Sonet / SDH成帧器和网络处理器,还包括TCP 卸载引擎(TOE)和10G以太网MAC。
d.网络处理器与交换架构间的接口
网络处理器与相关器件及交换架构间的接口有两种类型：一类为不需要在背板传输数据的接口,另一类为需要在背板传输数据的接口。
对于第一种接口,位于同一块电路板的网络处理器芯片组和交换架构间的接口可用CSIX Level 1接口实现。该接口采用CSIX Level 1包格式,包括为交换架构提供路由指令的报头,以及用于误差检测及纠正的报尾,还包括数据载荷本身。控制CSIX规范的网络处理器论坛将进一步完善该规范,增加从一个NPU芯片组通过交换芯片传至另个NPU芯片的额外指令。这将成为CSIX Level 2规范的最主要推进力。该规范还定义了每个方向中使用至多128个HSTL一类I/O的电气互连,其源同步时钟频率高达250MHz。CSIX Level 1协议与CSIX Level 1电气规范无关,无论NPU芯片组和交换架构间的经由背板的通信采用何种电气标准,仍可使用CSIX Level 1协议。
对于第二种接口,即NPU芯片组与交换架构间需要在通过背板通信,仍然可以使用CSIX Level 1协议,但这种电气接口并不合适。信号将穿过连接器,从端口卡到达系统背板,经过数英寸到达另一个连接器,然后进入交换卡。有诸多原因使得越来越多的设计者选择具有嵌入式时钟的串行接口来实现这些连接。首先,串行接口可最大限度地减少电路板与背板连接器的引脚数,从而可减小插拔力及对操作系统中电路板的可能损害。其二,在信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。时钟偏移是PCB中数英寸长的并口所面临的主要问题。其三,串行信号的背板设计者还可提高传输速率,因为不存在时钟偏移,也就没有对未来性能的限制。
被成功用作串行背板标准的接口是XAUI,它是为10千兆以太网开发的。该规范适用于通道排列电路,无论四通道轨线长度是否匹配,符合XAUI的器件均能接收无误差数据。该接口使用差分电流模式逻辑信令,它还采用交流耦合模式,允许电路板间的参考电压不同。
e.控制板接口
目前本文所提到的接口都用于"数据通道",即数据从光纤传输介质到达交换架构,然后返回光纤通道。但由于通信系统具有复杂的"控制板",负责统计数据收集、流量监视、系统管理及维护等功能,因此需要强大的处理能力运行软件以实现这些功能。这些构建控制板处理器的接口正如设想的那样,与数据通道的接口明显不同。数据通道接口主要用于在两个器件间传输数据(即点对点链接),控制板接口则是与具有不同元件的一个或多个微处理器相连接： 背板收发器、DSP、数据板器件的控制端口等。实现这些灵活的互连需要完全不同类型的接口。
这类系统过去都是围绕多点复接的中心总线构建的。实现PCI总线架构的32位/ 33MHz及最近采用的64位/ 66MHz标准已经用于通信系统中。最近64位/ 133MHz PCI-X更用于高端服务器。但是,由于数据板处理的带宽已经增加,控制板的带宽也要提高。很多设计者发现共享总线带宽不足以满足多个器件的需求。因此, 出现一类新型接口。
这类新接口采用点至点连接,用源同步时钟减少时钟偏移。差分信令可提高数据传输率,减少交换噪声和功耗。但真正的创新在于使用交换架构或通道器件,实现控制应用中所需的多点互连。 已获得Motorola及RapidIO贸易联合会支持的RapidIO是使用交换架构实现点至点链接的接口。该接口的传输层规定数据如何封装在包中,每个包都具有数据源和目标信息,交换架构将数据包送往合适的目的地。RapidIO在每个方向上提供8个或16个位,采用250MHz至1.0GHz双数据速率。此外,串行RapidIO可使用具有8b/10b编码的1通道或4通道数据,嵌入时钟达3.125Gb/s,它还具有CML差分信令。 Motorola已经推出几种使用并行RapidIO的通信处理器。
AMD及HyperTransport联盟开发的HyperTransport使用通道器件实现点至点链接。数据以包的形式传输,每个包均包括数据源和目标信息。接收数据的通道器件按照数据包报头确定是将数据传至链中的下一个器件,还是直接处理数据。目前的HyperTransport规范需要宽度为2至 16位的并行数据。未来规范可支持更高速率。PMC-Sierra和Broadcom已经为HyperTransport通信产品推出基于MIPS的处理器。PCI-SIG已经推出高速率PCI-X。它们使用与最初PCI-X相同的64位总线带宽,可支持双数据速率和四倍数据速率。PCI-X 533是速率最快的版本,最大总计带宽达34.1Gb/s。
解决接口冲突
设计工程师如何面对这些纷繁芜杂的接口标准。实际上,对于给定的设计情况,设计者选择接口的余地并不大。他们一般根据系统所需的成本及功能,选择合适的标准产品。设计者必须选择最合适的器件。但这可能导致接口标准冲突,因为最好的标准器件由于接口标准不兼容,会引起互用性问题。在这种情况下,设计者可如此选择：重新选择与接口兼容的标准器件,但可能会造成不能满足功能需要或系统的成本要求,或者使用桥接器件避开不兼容的接口。现在已经推出很多具有高性能接口IP及高速物理I/O的FPGA,可满足10Gb/s以上数据通道的通信系统的要求。
Actel正在开发各种可编程逻辑器件,结合高级接口技术和最新推出的Axcelerator系列高速FPGA架构。首款产品将具有速率高达 3.125Gb/s的集成串并行转换器通道和硬连线物理编码子层,它们能自动处理XAUI和串行RapidIO所需的8b/10b编码和通道排列。这些器件还具有实现LVDS信令的高速通用I/O,可交互使用SPI-4.2、HyperTransport和并行RapidIO等接口标准。这些器件还将集成各种知识产权内核,以便应用于要求苛刻的桥接产品。 |
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