SPI(串行外围接口)总线,是一个同步串行接口的数据总线,它具有全双工、信号线少、协议简单、传输速度快等优点。由于串行总线的信号线比并行总线更少、更简单,越来越多的系统放弃使用并行总线而采用串行总线。在众多串行总线中,SPI 总线与I2C 总线、CAN 总线、USB 等其他常用总线相比有很大优势,如SPI 总线的数据传输速度可达若干Mbps, 比I2C 总线快很多。SPI 总线最典型的应用就是主机与外围设备(如EEPROM、Flash RAM、A/D 转换器、LED 显示器、实时时钟等)之间的通信。
FPGA(现场可编程门阵列)是在PAL、GAL、PLD 等可编程器件的基础上进一步发展的产物,具有设计周期短、可重复编程、
灵活性强等特点。用FPGA 设计的SPI 总线具有可扩展性强、便于修改等优点。只要对设计做简单的改动,即可对SPI 总线的数据位数、工作模式等进行扩展,充分发挥了FPGA 的优势。
1 SPI 总线的结构和工作原理
SPI 总线区分主机(Master)和从机(Slave)两部分,它的结构框图如图1 所示。
主机和从机之间通过4 根信号线连接,分别是SCK、MOSI、MISO、CS,它们的定义如下。
SCK:同步时钟信号,用来同步主机和从机的数据传输,由主机控制输出,从机在SCK 的边沿接收和发送数据;
MOSI:主机输出、从机输入信号,主机在上升沿(或下降沿)通过该信号线发送数据给从机,从机在下降沿(或上升沿)通过该信号线接收该数据;
MISO:主机输入、从机输出信号,从机在上升沿(或下降沿)通过该信号线发送数据给主机,主机在下降沿(或上升沿)通过该信号线接收该数据;
CS:从机片选信号,由主机控制输出。
其工作原理是: 当没有数据需要在主机和从机之间传输时,主机控制SCK 输出空闲电平,CS 输出无效电平,SPI 总线处于空
闲状态;当有数据需要传输时,主机控制CS 输出有效电平,SCK输出时钟信号,SPI 总线处于工作状态;在某个时钟边沿,主机和从机同时发送数据,将数据分别传输到MOSI 和MISO 上;在下一个时钟边沿,主机和从机同时接收数据,分别将MISO 和MOSI上的数据接收并存储;当数据全部传输完毕时,主机控制SCK 输出空闲电平,CS 输出无效电平,SPI 总线重新回到空闲状态。至此,一个完整的SPI 总线数据传输过程完成。
SPI 总线有两个控制位:CPOL 和CPHA。将SCK 的空闲电平用IDLE 表示,非空闲电平用ACTIVE 表示。CPOL 用来选择
IDLE 的电平值。当CPOL=0 时,IDLE=0;当CPOL=1 时,IDLE=1。CPHA 用来选择接收数据的时刻。当CPHA=0 时, 接收时刻是IDLE-ACTIVE 边沿;当CPHA=1 时,接收时刻是ACTIVE-IDLE边沿。根据CPOL 和CPHA 的取值情况,SPI 总线共有4 种不同的工作模式。图2 给出了SPI 总线在不同工作模式下的工作时序。
当CPHA=0 时,MOSI 和MISO 的时序有所不同,主要是第一个数据位MSB 的发送时刻不同。MOSI 的MSB 在SCK 的第一个IDLE-ACTIVE 边沿的前半个周期由主机发送到MOSI 上;而MISO 的MSB 则在CS 信号的下降沿由从机发送到MISO 上。当CPHA=1 时,MOSI 和MISO 的时序完全相同。
2 SPI 主机模块的设计
本文设计的SPI 主机模块主要完成以下工作:
(1) 将主机收到的8 位并行数据转换为串行数据,并发送给从机;
(2) 接收来自从机的串行数据,将其转换为并行数据,通过并行端口输出;
(3) 输出从机所需要的输入信号、时钟信号SCK 和片选信号CS。
在数据串并转换的过程中, 必须用到寄存器来存放临时数据。一般情况下,发送数据需要1 个发送寄存器,接收数据需要1个接收寄存器,则至少需要2 个寄存器。在SPI 总线中,每发送1个数据位则发送寄存器多出1 个空闲位, 正好可以在半个周期后用来接收1 个数据位。为了减少资源消耗,可以用1 个移位寄存器来代替2 个独立的接收寄存器和发送寄存器。图3 所示为SPI 总线的硬件结构框图,其中Master 和Slave 各使用1 个移位寄存器接收和发送数据。
为了实现对模块的控制,除了clk、cs、sck、miso、mosi 这些信号之外,还需要一些其他信号。其中,rst 是复位信号,用于SPI 模块的初始化。en 是模块的使能信号,当en=1 时模块开始工作。data_i 是待发送数据的8 位并行输入端。data_o 是用于接收和发送数据的移位寄存器, 也是数据传输完成时已接收数据的8位并行输出端,图4 是所设计的SPI 主机模块的框图。
下面是用Verilog HDL 设计的SPI 主机模块(CPOL =0,CPHA=1)的主要程序,程序中省去了变量的声明,并在注释中对这些变量作了说明。
/* 时钟信号sck 由sw 控制,当sw=1 时sck 输出clk,当sw=0 时sck 输出0。*/
assign sck=sw?clk:0;
/* 在上升沿,若cs=0 且计数器cnt=0,1,…,7 则发送数据*/
always @ (posedge clk)
begin
if(! cs)
begin
case (cnt)
0,
1,
2,
3,
4,
5,
6,
7: mosi<=data_o[width-1];
endcase
end
end
always @ (negedge clk or negedge rst)
begin
/* 若rst=0 则复位*/
if(! rst)
begin
sw<=0;
cs<=1;
end
/* 若cs=1 且en=1 则开始数据传输*/
else if(cs)
begin
if(en)
begin
cnt<=0;
cs<=0;
sw<=1;
data_o<=data_i;
end
end
/* 若cs=0 且cnt=0,1,…,6 则接收数据*/
else if(! cs)
begin
case (cnt)
0,
1,
2,
3,
4,
5,
6:
begin
data_o<=(data_o<<1);
data_o[0]<=miso;
sw<=1;
cnt<=cnt+1;
end
/* 若cs=0 且cnt=7 则接收数据并停止数据传送*/
7:
begin
data_o<=(data_o<<1);
data_o[0]<=miso;
sw<=0;
cnt<=cnt+1;
end
8: cs<=1;
default: sw<=0;
endcase
end
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