Verilog HDL的能力

只看该作者 · 2012-11-7 23:59

1.概述
   Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
   Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作符和结构。Verilog HDL 提供了扩展的建模能力，其中许多扩展最初很难理解。但是，VerilogHDL 语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
   对初学者，可先大致了解一下Verilog HDL所提供的能力，掌握Verilog HDL 语言的核心子集就可以了。

只看该作者 · 2012-11-7 23:59

2.主要功能列表
-> 基本逻辑门，例如and 、or 和nand 等都内置在语言中。
-> 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。
-> 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；
      数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
-> Verilog HDL 中主要有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线,
      而寄存器类型表示抽象的数据存储元件。
-> 能够描述层次设计，可使用模块实例结构描述任何层次。
-> 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
-> Verilog HDL 不再是某些公司的专有语言而是I E E E 标准。
-> 人和机器都可阅读Verilog 语言，因此它可作为E D A 的工具和设计者之间的交互语言。
-> 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RT L ）到算法级。
-> 能够使用内置开关级原语在开关级对设计完整建模。
-> 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
-> Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些
      值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
-> 在行为级描述中，Verilog HDL 不仅能够在RT L 级上进行设计描述，而且能够在体系结构级描述及其
      算法级行为上进行设计描述。
-> 能够使用门和模块实例化语句在结构级进行结构描述。
-> Verilog HDL 具有混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
-> Verilog HDL 还具有内置逻辑函数，例如&（按位与）和|（按位或）。
-> 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
-> 可以显式地对并发和定时进行建模。
-> 提供强有力的文件读写能力。

1.对于FPGA设计而言，一般不会使用到门级建模和开关级建模，与或运算一般用操作符来实现。
            2.虽然verilog支持多种数据类型，但最常用最重要的只有两种：wire和reg。

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