[Quartus] 关于时钟使能的疑问

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 楼主| 发表于 2012-12-22 17:05 | 显示全部楼层 |阅读模式
设有个模块,以一个复数乘为例:
  1. MUL_CPX U_MULCPX (
  2.         .ar(Cmul_ar), // input [15 : 0] ar
  3.         .ai(Cmul_ai), // input [15 : 0] ai
  4.         .br(Cmul_br), // input [15 : 0] br
  5.         .bi(Cmul_bi), // input [15 : 0] bi
  6.         .clk(clock), // input clk
  7.         .ce(Cmul_ce), // input ce
  8.         .sclr(Cmul_sclr), // input sclr
  9.         .pr(Cmul_pr), // ouput [32 : 0] pr
  10.         .pi(Cmul_pi)); // ouput [32 : 0] pi
他能工作的最高频率为150M,而我的clock为200M,我用clock产生一个100M的时钟使能 Cmul_ce,按上面例化连接,问 他能工作正常吗?(即工作在100M

发表于 2012-12-22 22:31 | 显示全部楼层
这个不好说。什么不把时钟降频呢?
 楼主| 发表于 2012-12-22 22:38 | 显示全部楼层
GoldSunMonkey 发表于 2012-12-22 22:31
这个不好说。什么不把时钟降频呢?

ADC采样率200M,数据给fpga处理,fpga得200M....
发表于 2012-12-23 09:19 | 显示全部楼层
使用分频处理吧   这样个人觉得比较可靠
发表于 2012-12-23 15:31 | 显示全部楼层
zhushouxi 发表于 2012-12-22 22:38
ADC采样率200M,数据给fpga处理,fpga得200M....

那你中间为什么能用始能降下来呢?
发表于 2012-12-23 22:45 | 显示全部楼层
回信呢?
 楼主| 发表于 2012-12-24 08:42 | 显示全部楼层
GoldSunMonkey 发表于 2012-12-23 22:45
回信呢?

有些模块必须对ADC信号实时处理,需工作在ADC采样频率,有些模块(如环路滤波)可以工作在稍低频率,现在的思路是用一个时钟对系统同步,还未考虑用多时钟
 楼主| 发表于 2012-12-24 08:43 | 显示全部楼层
hawksabre 发表于 2012-12-23 09:19
使用分频处理吧   这样个人觉得比较可靠

分频 不可靠
发表于 2012-12-24 10:01 | 显示全部楼层
这个不太好说,如果你的乘法器的面积不大,应该没有问题,如果乘法器的面积过大,或者AD的位数过宽,这样会导致布局布线的时候出现时序约束问题,你可以把那个使能信号进行寄存器复制,还有加上一定的约束,这样会完全没有问题的.
 楼主| 发表于 2012-12-24 11:32 | 显示全部楼层
shiyinjita 发表于 2012-12-24 10:01
这个不太好说,如果你的乘法器的面积不大,应该没有问题,如果乘法器的面积过大,或者AD的位数过宽,这样会导致 ...

有待验证:)
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