请教几个IP核的问题

发表于 2013-1-15 22:58

icecut 发表于 2013-1-15 19:37
是你没到那个层次...到了就知道简单了...验证还不简单...又不是让你设计

哈哈，我期待你的ZYNQ测评啊

发表于 2013-1-16 12:52

本帖最后由 jlass 于 2013-1-16 13:43 编辑

icecut 发表于 2013-1-15 18:28
你用fpga跑一个arm的core试试就知道了.dsp的授权可能你买不到,arm的花百万美元总是能买的到的吧,如果你不 ...

我百度了一个上午，总结了一下有三种不同的看法。
1、认为FPGA加载ip核后效率不如原芯片：认为FPGA在输入输出方面要做很多准备工作，不如芯片处理来的直接，会多耗费一些指令在其他方面。
2、认为FPGA加载ip核后效率与原芯片相当：认为只考虑核心处理的时候，一个时钟周期都是执行一条指令。
3、认为FPGA加载ip核后效率远高于原芯片：认为FPGA可以并行运算，并行n条处理，就比原芯片效率高n倍。

看上去三者观点不同，实际上只是看问题的角度不一样罢了，实际是一样的。

发表于 2013-1-16 13:59

jlass 发表于 2013-1-16 12:52
我百度了一个上午，总结了一下有三种不同的看法。
1、认为FPGA加载ip核后效率不如原芯片：认为FPGA在输入 ...

第一种人在chip公司.说了你们也不懂.你们不知道chip和fpga有什么不同.
第二种人,根本不理解什么叫时钟.
第三种人,就是没事乱喷型.不懂什么叫效率.你让他提高一下spi总线效率试试?他根本不理解什么不能并行

其实都是一样的错误

发表于 2013-1-16 14:00

GoldSunMonkey 发表于 2013-1-15 22:58
哈哈，我期待你的ZYNQ测评啊

我准备删节版本发布,详细版本卖钱....话说我还在等板子呢...

发表于 2013-1-16 14:05

icecut 发表于 2013-1-16 13:59
第一种人在chip公司.说了你们也不懂.你们不知道chip和fpga有什么不同.
第二种人,根本不理解什么叫时钟.
...

你不说怎么知道我们不懂呢

发表于 2013-1-16 14:09

jlass 发表于 2013-1-16 14:05
你不说怎么知道我们不懂呢

第一种人少说了一句话.所以....我知道....根本不是在io上...而是在时钟上...
因为在第二种人上我说了时钟问题,所以你问,说明你不懂.

发表于 2013-1-16 14:14

icecut 发表于 2013-1-16 14:09
第一种人少说了一句话.所以....我知道....根本不是在io上...而是在时钟上...
因为在第二种人上我说了时钟 ...

我是不懂，所以才需要你解释啊

发表于 2013-1-16 14:18

chip的时钟延迟和fpga的时钟延迟不同.相同的ip时钟频率fpga只能跑1/10

FangTT · 发表于 2013-1-16 23:45

icecut 发表于 2013-1-16 14:00
我准备删节版本发布,详细版本卖钱....话说我还在等板子呢...

我已经查过，仿佛到了香港仓库，我安排出货。

发表于 2013-1-16 23:45

icecut 发表于 2013-1-16 14:00
我准备删节版本发布,详细版本卖钱....话说我还在等板子呢...

我给你写序啊

发表于 2013-1-16 23:45

icecut 发表于 2013-1-16 14:18
chip的时钟延迟和fpga的时钟延迟不同.相同的ip时钟频率fpga只能跑1/10

哈哈，你太严肃啦。

发表于 2013-1-17 21:02

GoldSunMonkey 发表于 2013-1-16 23:45
哈哈，你太严肃啦。

不能太严肃啊

发表于 2013-1-17 21:22

感觉讨论的很热烈啊

发表于 2013-1-17 23:17

不错的帖子学习了

发表于 2013-1-17 23:28

"chip的时钟延迟和fpga的时钟延迟不同.相同的ip时钟频率fpga只能跑1/10"

呵呵，这是因为底层结构不同，FPGA是一个半成品，线是一段一段的，配置文件其实就是配置这线如何联接。

发表于 2013-1-19 20:05

有关ARM、DSP和FPGA，只有设计它们的人才真正明白其中的差别。
以下是我的理解：
例如：条乘法指命的实现：
ARM，可能ARM是没有乘法器的，实现一个乘法运算，ARM是用N个加法完成，所以ARM实现乘法需要N个时钟周期。
DSP，DSP的乘法器是用硬件电路实现的，一个乘法运算，DSP只要收到指令，经过电路的门级延时之合就能完成运算。
FPGA是可编程来实现硬件电路的，所以FPGA可以有编程成为N个乘法器。
（以上只是为了理解而做的例子）
不知我的解释是否正解，望大家指教。

发表于 2013-1-19 22:43

Backkom80 发表于 2013-1-17 23:28
"chip的时钟延迟和fpga的时钟延迟不同.相同的ip时钟频率fpga只能跑1/10"

呵呵，这是因为底层结构不同，FPG ...

感谢贝壳啊

发表于 2013-1-19 22:43

zyj_hb 发表于 2013-1-19 20:05
有关ARM、DSP和FPGA，只有设计它们的人才真正明白其中的差别。
以下是我的理解：
例如：条乘法指命的实现 ...

感谢分享啊

发表于 2013-1-20 21:51

GoldSunMonkey 发表于 2013-1-19 22:43
感谢分享啊

感谢分享啊

发表于 2013-1-22 16:32

明白一些了

请教几个IP核的问题

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