基于FPGA的图像处理（五）--状态机

• <span style="font-size:24px;">function [nextState, matched] = stateMcode(currentState, din)  
• % This is the update function for detecting a pattern of 1011  
• % This function represents a stateless and combination logic block.  
• % The output nextState should be to a register, and the output  
• % of the register should be fed back to the input currentState.  
• % Because the state register block has a feed back connection, in  
• % order to propagate the port prototypes automatically, the prototype  
• % of nextState should be determined only by constants or through  
• % an explicity xfix() call.  
•   
•   seen_none = 0; % initial state, if input is 1, switch to seen_1  
•   seen_1 = 1;    % first 1 has been seen, if input is 0, switch  
•                  % seen_10  
•   seen_10 = 2;   % 10 has been detected, if input is 1, switch to  
•                  % seen_1011  
•   seen_101 = 3;  % now 101 is detected, is input is 1, 1011 is  
•                  % detected and the FSM switches to seen_1  
•   
•   % the default value of matched is false  
•   matched = false;  
•   
•   switch currentState  
•    case seen_none  
•     if din==1  
•       nextState = seen_1;  
•     else  
•       nextState = seen_10;  
•     end  
•    case seen_1 % seen first 1  
•     if din==1  
•       nextState = seen_1;  
•     else  
•       nextState = seen_10;  
•     end  
•    case seen_10 % seen 10  
•     if din==1  
•       nextState = seen_101;  
•     else  
•       % no part of sequence seen, go to seen_none  
•       nextState = seen_none;  
•     end  
•    case seen_101  
•     if din==1  
•       nextState = seen_1;  
•       matched = true;  
•     else  
•       nextState = seen_10;  
•       matched = false;  
•     end  
•    otherwise  
•     % if nextState is not assigned outside the switch statement,  
•     % an otherwise statment is required  
•     nextState = seen_none;  
•   end  
•   
• </span>  
  

Scope效果如图：

二、使用Mealy State Machine模块实现

构建模型：

设置Mealy State Machine参数，就是状态机的参数

仿真结果如下：

在进行FPGA图像处理时，经常会用到状态机，这几天刚学习过，记录一下，其实使用Verilog直接实现也不是很难，只是会比SysGen稍微麻烦一些，修改起来也会花费更多的时间。

Model Based Design 在Xilinx 的工具中逐渐得到加强，相信以后会更加的方便。