赛灵思高层次综合工具加速FPGA设计

Vivado HLS配合C语言等高级语言能帮助您在FPGA上快速实现算法。

高层次综合（HLS）是指自动综合最初用C、C++或SystemC语言描述的数字设计。工程师之所以对高层次综合如此感兴趣，不仅是因为它能让工程师在较高的抽象层面上工作，而且还因为它能方便地生成多种设计解决方案。利用HLS，您能探索各种可能性，分析面积和性能特点，最终确定一个方案在FPGA芯片上实现算法。举例来说，您能探索将存储器映射到Block RAM（BRAM）或分布式RAM上有什么不同的影响，或者分析回路展开以及其它回路相关优化有什么效果，而且不必手动生成不同的寄存器传输级（RTL）设计。您所要做的仅仅是在C/C++/SystemC设计中设置相关指令而已。

赛灵思在其最新发布的Vivado™工具套件中推出了HLS工具。Vivado HLS是AutoESL工具的品牌转型重塑，可提供众多技术帮助您优化C/C++/SystemC代码以实现目标性能。这样的HLS工具就能帮助您在FPGA上快速实现算法，无需借助基于Verilog和VHDL等硬件描述语言的非常耗时的RTL设计方法。

为了帮助用户了解Vivado HLS如何工作，我们不妨以矩阵乘法设计为例逐步剖析从设计描述（C/C++/SystemC）到FPGA实现整个端对端综合流程。矩阵乘法在许多应用中都很常见，并广泛用于图像和视频处理、科学计算和数字通信。本项目中的所有结果均使用Vivado HLS 2012.4生成，搭配使用赛灵思 ISE®软件（14.4版）进行物理综合和布局布线。此外，这一流程还采用了ModelSim和GCC-4.2.1-mingw32vc9进行RTL协同仿真。

图1显示了简单的综合流程，从C/C++/SystemC设计开始。C/C++/SystemC testbench用于验证设计功能的正确性，同时还可用于RTL和C的协同仿真。协同仿真包括验证生成的RTL设计（.v或.vhd）功能，这要使用C/C++/SystemC测试平台而不是RTL测试平台或者采用e或Vera验证语言编写的测试平台。时钟周期约束设置了设计应该运行的目标时钟周期。设计将被映射到目标FPGA器件——赛灵思FPGA上。

C语言的矩阵乘法
为了充分利用我们的矩阵乘法实例，我们将探索矩阵乘法C语言实现方案的各种修订版本，从而展示它们对综合设计的影响。这一过程将凸显您在使用HLS进行原型设计和实际设计时需要注意的重要问题。我们将跳过创建工程的有关步骤，因为您能很方便地在工具文档中找到相关参考材料。我们将重点介绍设计和实现等方面。

在典型的Vivado HLS流程中，我们需要三个C/C++文件：源文件（包括待综合的C函数）、头文件和通过main()函数调用描述testbench的文件。

头文件不仅包括源文件中使用的函数的声明，也包括支持具有特定位宽的用户定义数据类型的指令。这也使得设计人员能够采用与C/C++所定义标准位宽不同的位宽。举例来说，整形数据类型（int）在C语言中通常为32位长，但是在Vivado HLS中您可指定用户定义的数据类型，例如只使用16位的“data”。

图2显示了用于矩阵乘法的简单C函数。两个矩阵mat1和mat2进行乘法。为了简单起见，两个矩阵大小一样，都是两行两列。

在HLS流程中执行的步骤如下：
• 第一步：创建工程
• 第二步：测试功能
• 第三步：综合
• 第四步：RTL协同仿真
• 第五步：导出RTL / RTL实现

第一步编译工程并在不同的设计文件中测试语法错误等。第二步测试待实现的函数（在源文件中）功能是否正确。在这一步骤中您将使用testbench执行函数调用，验证其功能是否正确。如果功能验证失败，您就需要返回来修改设计文件。

第三步进行综合，Vivado HLS综合源文件中定义的函数。这一步的输出包括C函数的Verilog和VHDL代码（RTL设计），也包括目标FPGA的资源利用率估算和时钟周期估算。此外，Vivado HLS还可生成latency估算和回路相关的度量指标等。

第四步是使用C testbench仿真生成的RTL。这一步叫做RTL协同仿真，因为工具采用的就是之前用于验证C源代码的testbench，现在则测试RTL的功能正确性。要成功完成这一步，您系统（Windows或Linux）中的PATH环境变量应包含ModelSim安装的路径。此外，您还应在ModelSim安装文件夹中包含GCC-4.2.1-mingw32vc9套件。

最后，第五步就要将RTL导出为IP模块，用于更大的设计中，并由其它赛灵思工具进行处理。您可将RTL导出为IP-XACT格式的IP模块，也可导出为System Generator IP模块或pcore格式的IP模块，进而用于赛灵思嵌入式设计套件。导出Vivado生成的RTL时，您可以选择工具的“评估”选项来评估布局布线后的性能并且运行RTL实现。在此情况下， Vivado HLS工具会调用赛灵思ISE工具。要实现这一目的，您的系统PATH环境变量需包括ISE安装路径，Vivado HLS将会搜索ISE安装。

当然，您也不一定非要将Vivado生成的RTL导出为以上三种格式之一的IP模块不可。导出的格式文件可放在三个不同路径下：
//impl/
或project_directory>//impl/或
//impl/。此外，您也可在较大设计中使用Vivado生成的RTL，或者将其本身用作顶层设计。当较大设计中例化导出的RTL时，您应注意相关接口要求。

当综合图2中的C函数时，您将获得如图3所示的RTL级实现方案。您会发现，实现方案中的矩阵1和矩阵2的元素被读取到函数，并且积矩阵的元素被写出。这样，实现方案假定“矩阵乘法”实体以外的存储器能用来存储矩阵1、矩阵2和乘积矩阵的元素。表1介绍了信号描述，表2则介绍了设计度量指标。

表2：用于图3所示设计的设计度量指标

表1：面向图3中设计的信号描述

在表1中，start、done和idle信号与设计中控制数据路径的有限状态机（FSM）有关。您会发现，Vivado HLS生成的Verilog假定运算始于start信号，并且输出数据在ap_done信号从低变高开始有效。Vivado HLS生成的Verilog/VHDL将始终保持至少三个基本信号：ap_start、ap_done和ap_idle，此外还有ap_clk信号。这意味着不管您使用Vivado HLS实现什么设计，设计latency都会限制您的流吞吐量。图2中的设计latency为69个时钟周期，目标时钟周期为3纳秒。这意味着在此特定案例中，所有积矩阵元素需要69个时钟周期可输出。这样，您在至少69个时钟周期前不能为设计提供新一组的输入矩阵。

图3中所示的实现方案现在可能并不是您在FPGA上实现矩阵乘法时所预想的结果。您或许希望一款实现方案能让您输入矩阵，并在内部进行存储和计算，随后读取积矩阵元素。这显然是图2所示实现方案无法做到的。该实现方案需要外部存储器提供矩阵数据的输入和输出。