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ISE使用verilog语言的问题

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asak_1|  楼主 | 2007-8-18 22:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, Verilog语言, verilo, se, include
在用ISE时,常常想把参数定义在一个文件中,其它文件直接引用.但是ISE对verilog语言中的include支持的很差(从来没有使用成功过),如果在一个程序中使用了include语句,将会导致整个工程出现莫名其妙的问题.
各位大侠有什么解决方法啊?

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沙发
dddddcccccyyyyy| | 2013-5-8 15:06 | 只看该作者

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