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声明： 以下内容仅供参考。好多时候所谓的布线规则就像心灵**汤，对他人是好的，对你却未必适用，还是要看实际情况。错误之处请大家帮忙纠正，也希望大家补充一下自己的观点:) 总的布线规则： 1. 画定布线区域，距PCB板边≤1mm 的区域内，以及安装孔周围1mm 内，禁止布线。 2. 电源线尽可能的宽，不应低于18mil，信号线宽不应低于4mil，cpu出入线不应低于4mil（或6mil），线间距不低于8mil；高密度板可采用4/6mil的线宽/间距，低密度版，尽量采用6/8mil的线宽/间距。信号线间距须遵循3W原则。 3. 正常过孔不低于12mil；高密度板可考虑采用内外径8/12mil以上的过孔，低密度板采用12/24mil以上。 4. 印制板上的走线尽可能短。 5. 线应避免锐角、直角，采用45°走角；板材为FR4的高速板，考虑玻璃纤维的十字编织方式，信号速率达到4GHz时需采用10度走线方式以达到更好的阻抗控制，或者让板长将玻璃基板旋转10度（增加费用，不建议采纳）。 6. 每个层的信号线走线方向与相邻板层的走线方向要不同，最好是相邻层信号线为正交方向。 7. 防止信号线在不同层间形成自环。 8. 通常情况下，不允许出现一端浮空的布线。在设计跳线时，跳线两端都应加跳接电阻/电容，而不是只在一端加。 9. 电源线、地线的走向最好与数据流向一致，以增强抗噪声能力。 10. 差分信号线，应该成对地走线，尽力使它们平行、靠近一些，并且长短相差不大，尽量少打过孔，必须打孔时，应两线一同打孔。 11. 相同属性的一组总线，应尽量并排走线，做到尽量等长。 12. 在PCB板上的输入端和输出端的导线应尽量避开相邻平行，最好在二线间放有地线，以免发生电路反馈藕合。 13. 数字地、模拟地要分开，对低频电路，地应尽量采用单点并联接地；高频电路宜采用多点串联接地。对于数字电路，地线应闭合成环路，以提高抗噪声能力。 14. 整块线路板布线、打孔要均匀，避免出现明显的疏密不均的情况。当印制板的外层信号有大片空白区域时，应加辅助线使板面金属线分布基本平衡。 15. 低频电路可采用单点并联接地，实际布线可把部分串联后再并联接地，高频电路采用多点串连接地。地线应短而粗，对于高频元件周围可采用栅格大面积地箔，地线应尽量加粗，如果地线是很细的导线，接地电位随电流变化，使抗噪性能降低。 16. 同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。 17. 多层板在设计层叠结构时要尽量对称并遵循20H原则，各层走线密度和铺铜也要尽量对称，以减少线路板焊接时翘曲并改善EMI。 18. 信号线不要跨越电源分割、地分割。信号参考平面要尽量完整。 19. 阻抗控制：对于需要阻抗控制的信号线要严格按照计算好的数据布线，并在制板说明中要求板厂做阻抗控制。对于不需要阻抗控制的信号线，也要计算阻抗后布线，养成良好的习惯，一般来讲，单端信号按照50欧姆阻抗布线。双面板中按常规模型计算阻抗，走线线宽太大，很难做到，可采用以下模型计算阻抗：
20. 在低频电路中应慎用栅格敷铜。栅格敷铜可有效改善大面积铜皮起泡的问题，但栅格敷铜可以看成是有无数走线组成的，使用栅格敷铜时需要考虑栅格线的电长度与线路板工作频率的关系。电源也应尽量采用敷铜的方式，电源敷铜采用实心敷铜。 特殊布线规则： 1. 电源和地的布线 （1） 尽量加粗电源线、地线宽度，减少环路电阻。尤其要注意使电源线、地线中的供电方向，与数据、信号的传递方向相反，即：从末级向前级推进的供电方式，这样有助于增强抗噪声能力。 （2） 最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线。 （3） 用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 （4） 数字地与模拟地分开，若线路板上既有逻辑电路又有线性电路，应使它们尽量分开；低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地；高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状大面积地箔。 （5） 数字电路系统的接地线要构成闭环路，能提高抗噪声能力。 2. 信号线布在电层上 当信号线层没有布完的线剩下不多时，布在电源层上。在电源层布线时要考虑不能破坏电源层作为相邻信号层参考层的完整性。 任何信号线都不要形成环路，如果不可避免，环路应尽量小，信号线的过孔应尽少。 3. 时钟的布线 在布时钟线时应少打过孔，尽量避免和其它信号线并行走线，且应远离一般信号线，避免对信号线的干扰。同时应避开板上的电源部分，以防止电源和时钟互相干扰。当一块电路板上用到多个不同频率的时钟时，两根不同频率的时钟线不可并行走线。时钟线还应尽量避免靠近输出接口。 4. 晶振的布线 所有连到晶振输入输出端的线尽量短，以减少噪声干扰以及分布电容对晶振的影响。晶振可以采用环绕敷铜，并将晶振外壳接地，以改善晶振对其他元器件的干扰。 5. 布局方式对布线的影响 有时候选择好的布局方式会让布线变得简单许多。如DDR3中，采用fly bye拓扑的话，时钟线和数据线的等长不需要特意控制，只需要注意时钟和地址线的stub需要等长。如果采用T型网络，等长规则会异常麻烦，从而导致过分绕线。过分绕线往往带来负面影响。 To be continued...
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