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CALGN( sbcnes r4, r3, r2 ) ?

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精灵脚|  楼主 | 2014-9-11 19:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
FSL_TICS_Rita| | 2014-9-12 16:32 | 只看该作者
楼主你好,请问你使用的哪个平台?BSP版本是什么?你帖中的代码是在哪个目录下的文件呢?

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板凳
FSL_TICS_Rita| | 2014-9-12 16:32 | 只看该作者
从你帖中的内容来看,我是没有办法回答您的,希望您可以详细一些。

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地板
精灵脚|  楼主 | 2014-9-15 10:31 | 只看该作者
FSL_TICS_Rita 发表于 2014-9-12 16:32
楼主你好,请问你使用的哪个平台?BSP版本是什么?你帖中的代码是在哪个目录下的文件呢? ...

imx6q , linux3.0.35 ,
copy_template.S (e:\linux_e9_3.0.35_for_linux\arch\arm\lib)

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FSL_TICS_Rita| | 2014-9-17 16:07 | 只看该作者
楼主你好,我看了一下,这里是ARM Linux提供的汇编代码,建议你到网上搜索一下别的资料看一下吧。

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FSL_TICS_Rita| | 2014-9-17 16:25 | 只看该作者
楼主你好,你帖中提到的部分在 arch/arm/include/asm/assembler.h中有定义,你看一下哈~~

/*
 * Data preload for architectures that support it
 */
#if __LINUX_ARM_ARCH__ >= 5
#define PLD(code...)    code
#else
#define PLD(code...)
#endif

/*
 * This can be used to enable code to cacheline align the destination
 * pointer when bulk writing to memory.  Experiments on StrongARM and
 * XScale didn't show this a worthwhile thing to do when the cache is not
 * set to write-allocate (this would need further testing on XScale when WA
 * is used).
 *
 * On Feroceon there is much to gain however, regardless of cache mode.
 */
#ifdef CONFIG_CPU_FEROCEON
#define CALGN(code...) code
#else
#define CALGN(code...)
#en

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