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[verilog] 刚学Verilog，编了下面的程序，仿真时运行出不来结果

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1729|1
 楼主| JasonnLee 发表于 2015-7-28 16:54 | 显示全部楼层 |阅读模式
verilog, 仿真, verilo, FOR, ni
always @(FF or EF)
  begin
if(!FF)
begin
  WEN<=0;
  Tx_Start<=1;
  REN<=1;
  end

if(!EF)
begin
WEN<=1;
REN<=0;
Tx_Start<=0;
end


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littbi 发表于 2017-12-17 11:07 | 显示全部楼层
代码应该没有错，仿真的步骤是不是错了，我用过文件仿真，好像要设置一下东西。
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