源代码如下： <br /><br />`timescale 1ns / 1ps <br />module bb (GCLK,a,b,c); <br /><br />input GCLK; <br />input b,c; <br />output a; <br />reg a; <br /><br />always @(posedge GCLK) <br />begin <br />if(!c) <br />a= b; <br />else <br />a= 1 'b1; <br />end <br />endmodule <br />在进行功能仿真时结果是对的.核对了综合后的电路也是对的。但是布局布线后进行仿真时发现，在 c 为1期间 a 一直为0（而不是1），直到 c 第一次变由1变为0之后，后面的才结果都是对的。我想问的是为什么刚开始c为1的时候，a是0而不是1？<br />ps：不知道我表述清楚了没有。小弟不知道怎么上传图片 |
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