Verilog 请进！

发表于 2009-10-29 19:06

在一个MODULE内如：
always @(posedge clk or negedge nReset)
   if(~nReset)
   begin
      cnt<=#1 16'h0;
      clk_en<=#1 1'b1;
   end

上述红色部分是否可以不要，我觉得延时不是仿真用的吗？

同问：前辈们以前在做I2C,SPI,UART等的时候，有无盲目感，给我感觉是程序太多，没有整体概念，我以前用VHDL的时候都是编小模块，然后调用，感觉好多了，但是现在用Verilog,基础道是好懂，可程序一大，就完了，请大虾们指点迷津呀！！

发表于 2009-10-29 21:42

是可以不要整体概念先把框图画好，然后把模块划分好，能力好的把电路大概画一下，理清了就不多了饿

发表于 2009-10-29 23:48

同意楼上，把module划分好，一样可以调用的。语言不是问题，2种语言各有优劣。

发表于 2009-10-30 20:11

恩！我今天理了下，是清楚多了，谢谢！

发表于 2009-11-3 08:54

有的话利于仿真时debug

发表于 2009-11-4 16:59

可以不要

发表于 2009-11-30 13:26

不可综合的

Verilog 请进！

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