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| 本帖最后由 letfly 于 2010-5-27 16:08 编辑 
 各位大侠,请教个概念问题
 时序逻辑电路概念
 课本上的定义是:任意时刻的输出信号不仅取决于当时的输入,而且还取决于电路原来的状态,或者说,是与以前的输入有关。
 在夏宇闻的关于阻塞赋值、非阻塞赋值的章节的例子里,有这么一个描述:
 always@(posedge clk or negedge rst_n)
 if(!rst_n) q<='b0;//时序逻辑
 else q<=a^b;//异或,组合逻辑
 实在想不通为什么把q<='b0这个语句看成是时序逻辑。好像并不符合定义啊?
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