学VHDL还是学verilog？

发表于 2010-12-25 22:02

我也想学，

发表于 2010-12-25 22:02

高手指点

发表于 2010-12-26 14:33

用verilog，但是VHDL肯定要看懂

发表于 2010-12-27 15:29

现在高校教学很多都用VHDL，verilog貌似在工程上面用得多一点，没有VHDL那么苛！

发表于 2010-12-27 16:39

都别学

发表于 2010-12-27 18:26

哈哈，只会verilog，verilog2001里边的一些用法还不会

FPGA放了好长时间没搞了，最近又重新捡起来

发表于 2011-1-5 20:05

同意六楼，刚来公司实习，师傅就让我学习CPLD/FPGA那本书。。

发表于 2011-1-6 20:12

先学VHDL吧

发表于 2011-1-6 20:19

各有优势，看自己的造化！VHDL和Verilog HDL是两大主流硬件设计描述语言。

发表于 2011-2-3 14:27

Verilog 和别人交流时方便

发表于 2011-2-6 16:41

毫无疑问是VERILOG

发表于 2011-2-6 21:27

语言并不是最重要的,关键在于对硬件可编程语言和逻辑电路之间关系的理解。
要清楚自己写出来的代码是否能被综合，能被综合成什么样子，是否符合自己的预期，怎么去写测试向量。这些东西才是最重要的。
不过话说回来，要选择一个生命力旺盛的，用的比较广泛的，容易获取大量资源的，相对会比较好一点。
所以还是推荐verilog。

发表于 2011-2-13 00:52

不管是学习哪个，它仅仅是一种语言，我们通过语言和别人交流，交流的是思想；
所以学习哪个语言无所谓，主要的是你的思想，VHDL和verilog仅仅是你思想的表现形式！

发表于 2011-2-16 16:10

两种语言都可以，推荐verilog，易入手。做好的话，得对硬件电路和编译器有比较深刻的了解。

发表于 2011-2-18 13:08

verliog 目前流行的

学VHDL还是学verilog？

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