请教关于源同步设计中时钟相移的问题

发表于 2011-6-8 17:10

在源同步设置中，都需要对FPGA提供给外部芯片的时钟调整相移，但在看XILINX 手册中，相移调整是对DCM的9个时钟(CLK0,CLK180,CLK2X,CLKDV等)输出同时调整的，那这样不是DCM输出的时钟都进行同样设置的相移了吗？那提供给FPGA内部的数据路径寄存器的时钟和提供给外部芯片接口的时钟就不能是一个DCM输出的了，这样就至少要使用两个DCM了吗，一个输出不做相移，提供FPGA内部寄存器用。另外一个DCM做相移调整，时钟输出提供给外部芯片。是这样的吗，请教各位，多谢！

XILINX手册中说明部分截取
Fine Phase Shifting

The DCM provides additional controls over clock skew using fine phase shifting. Fine- phase adjustment affects all nine DCM output clocks simultaneously.

发表于 2011-6-8 17:23

本帖最后由 GoldSunMonkey 于 2011-6-8 17:31 编辑

兄弟，你是对的。
需要这么做才能保证。你用DCM给外部提供时钟的做法，
并不是被Xilinx推荐，但是实际过程中，是可以这么用的。
至少我没发现问题。

发表于 2011-6-8 17:43

兄弟，你是对的。
需要这么做才能保证。你用DCM给外部提供时钟的做法，
并不是被Xilinx推荐，但是实际过程中，是可以这么用的。
至少我没发现问题。 ...
GoldSunMonkey 发表于 2011-6-8 17:23

我也是这样做的，第二个DCM做相移调整，时钟输出提供给外部芯片。
相移可以用static phy方式，也可以使用加feedback约束方式。
“并不是被Xilinx推荐”，请问X家推荐是怎么做呢？

发表于 2011-6-8 17:49

那肯定是你自己直接供给时钟啊，否则偏置约束就没用了么？？哈哈～～

发表于 2011-6-9 09:25

具体问题具体分析吧，也可以用固定数据输出当相移时钟来用，这样就只需要一个DCM了

发表于 2011-6-9 10:33

5楼说，“用固定数据输出当相移时钟来用”，是指用FPGA资源产生组合逻辑输出时钟吗？

谢谢各位回复，在实际应用中看看效果。

发表于 2011-6-9 15:37

学习

发表于 2011-6-9 16:59

5楼说，“用固定数据输出当相移时钟来用”，是指用FPGA资源产生组合逻辑输出时钟吗？

谢谢各位回复，在实际应用中看看效果。
andy_mqy 发表于 2011-6-9 10:33

就是发送固定的数据作为时钟输出。
具体情况要看你的设计

发表于 2011-6-11 08:39

第一个问题：dcm的输出相位是同时调整
第二个问题：源同步，我感觉也是需要两个dcm，输出给外部器件的时钟，说不定还要经过fpga引脚进行反馈，这种时钟，难道不能通过系统设计，用时钟分发芯片同时给fpga和外部器件提供时钟？

发表于 2011-6-13 11:36

第二个问题：源同步，我感觉也是需要两个dcm，输出给外部器件的时钟，说不定还要经过fpga引脚进行反馈，这种时钟，难道不能通过系统设计，用时钟分发芯片同时给fpga和外部器件提供时钟？
时钟分发芯片功能？如果和DCM相同，可以，节约了FPGA内部一个DCM资源，如果没有相位可控功能，就不可以了

发表于 2011-6-16 17:53

学习~

发表于 2011-6-19 21:27

学习了。

发表于 2011-6-19 22:06

长知识了。

发表于 2011-6-20 13:33

节约FPGA内部一个DCM资源很重要

发表于 2011-6-20 16:29

学习了。

请教关于源同步设计中时钟相移的问题

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