菜鸟求教cpld

[复制链接]
2046|1
 楼主| hjw1988 发表于 2011-7-28 11:57 | 显示全部楼层 |阅读模式
要求根据out_enable控制out的输出高低电平,
        reg             out_enable;
        reg             out;
        always @(negedge clk_50ms or negedge reset_n or posedge sw_rst)
        begin
               if ((reset_n == 1'b0) || (sw_rst == 1'b1))
  begin
                        out <= 1'b0;
  end
  else
                  if (out_enable ==1'b1)
                    begin
                       out<= 1'b0 ;
                    end
                  else
                    begin
                      out <=1'b1 ;
                    end
        end
为什么执行结果是out不会发生变化?
 楼主| hjw1988 发表于 2011-7-29 15:24 | 显示全部楼层
已解决
您需要登录后才可以回帖 登录 | 注册

本版积分规则

6

主题

48

帖子

1

粉丝
快速回复 在线客服 返回列表 返回顶部