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verilog的仿真模型

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 楼主| wwwwggggqqqq 发表于 2008-6-27 15:02 | 显示全部楼层 |阅读模式
仿真模型, verilog, sd, DRAM, SDRAM
我自己写了一个SDRAM的控制器,仿真完毕,现在想找一个SDRAM的仿真模型接起来试一下,我从hynix下载了一个仿真模型,verilog的,里面有2个文件,一个是&quot;HY57V641620HG.vp.vcs&quot;,另一个是&quot;HY57V641620HG.vp.xl&quot;,但我不会用啊,怎么使用这两个文件啊?<br />我用的仿真软件是modelsim<br />先谢谢了!!<br />
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