菜鸟求助关于FPGA时延问题

发表于 2011-12-5 09:50

50M晶振
`timescale 1ns / 1ps
always @(posedge clk)       //定义clock上升沿触发
begin
count = count + 1'b1;
if(count == 26'd24000000) //0.5S到了吗？
begin
  count = 25'd0;    //计数器清零
  sec = ~sec;    //置位秒标志
end
end

发表于 2011-12-5 10:10

问题是什么呢?

发表于 2011-12-5 10:33

我也没看明白

发表于 2011-12-5 10:33

楼主在说的细点吧

发表于 2011-12-5 15:52

50M晶振计数得到0.5秒的延时？

发表于 2011-12-5 22:20

50M晶振
`timescale 1ns / 1ps
always @(posedge clk)       //定义clock上升沿触发
begin
count = count + 1'b1;
if(count == 26'd24000000) //0.5S到了吗？
begin
  count = 25'd0;    //计数器清零
  se ...
占领将军发表于 2011-12-5 09:50

问题呢？

发表于 2011-12-5 22:20

3# opple 是呀是呀～

发表于 2011-12-5 22:20

4# opple 嘿嘿～～

发表于 2011-12-31 21:27

发表于 2011-12-31 21:41

没看明白。汗 1# 占领将军

发表于 2011-12-31 23:04

是呀是呀

发表于 2011-12-31 23:55

:L
午后苦丁茶发表于 2011-12-31 21:27

怎么了？

发表于 2012-1-1 12:47

看来还是没结果啊

发表于 2012-1-1 12:47

楼主去哪了呢

[CPLD] 菜鸟求助关于FPGA时延问题

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