21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › simulink生成的vhdl文件，在工程里面单独生TCL不能用mod ...
返回列表 发新帖我要提问

[FPGA] simulink生成的vhdl文件，在工程里面单独生TCL不能用modelsim仿真

[复制链接]
698|1
 楼主| zzzc41 发表于 2020-3-11 22:32 | 显示全部楼层 |阅读模式
仿真, VHDL, modelsim, tcl, SIMULINK
本帖最后由 zzzc41 于 2020-3-11 22:36 编辑

我用的是quartus II17.1，matlab，dspbuilder版本都对，但是用simulink做好模型后生成的vhdl文件，虽然在simulink里面可以直接生成tcl文件在modelsim里面仿真，但是VHDL文件在quartus里面，另外生成testbench，去不能用modelsim仿真了，错误就是图片里面。添加库好像也没用


本帖子中包含更多资源

您需要 登录 才可以下载或查看，没有账号？注册

×
回复

收藏 举报

相关帖子
 楼主| zzzc41 发表于 2020-3-11 22:37 | 显示全部楼层
求大伙帮帮忙呀
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

zzzc41

1

主题

2

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部