DCM输出时钟下，怎么对输出信号进行偏移约束？

发表于 2012-1-18 13:38

本帖最后由 nongfuxu 于 2012-1-18 15:34 编辑

秋空**净，嘹唳独南征。风急翻霜冷，云开见月惊。
塞长怯去翼，影灭有馀声。怅望遥天外，乡愁满目生。

此问题，终于可以拨开云雾见明月了！
我的理解是：
使用DCM产生系统时钟后，虽然ISE名义上是对clk_in进行约束，而实际上是已经将clk_dcm虚拟成clk_in作为系统时钟，然后进行以后一系列静态分析了。多时钟下也一样，只是用时钟相关约束语句进行关联，而且应该也是“名义上是针对clk_in”，实际上是针对clk_dcm进行时序约束分析。
--->经过DCM后，clk_in只是一个傀儡，仅作为参照物的傀儡，真正的计算时序约束时，BOSS是clk_dcm！

仙踪难觅情如梦蓬断随风叶随风 同心千载痴情盼 守得云开见月明
***感谢 Backkom80 和edacsoft***

发表于 2012-1-19 22:00

呵呵，

发表于 2012-1-19 23:02

使用DCM产生系统时钟后，虽然ISE名义上是对clk_in进行约束，而实际上是已经将clk_dcm虚拟成clk_in作为系统时钟，然后进行以后一系列静态分析了。多时钟下也一样，只是用时钟相关约束语句进行关联，而且应该也是“名义上是针对clk_in”，实际上是针对clk_dcm进行时序约束分析。

嘻嘻,有些地方还需要仔细挣拙.

发表于 2016-2-17 10:14

Backkom80 发表于 2012-1-17 19:27
嘻嘻，
1，offset out 的参考时序是pad端输入时钟这个明白否？
2，比如说，约束的值是10ns，这个10ns是相对 ...

你好，我有一个关于FPGA偏移约束问题想请教一下：晶振输入FPGA的时钟 sys_clk 50MHz，经过DCM输出30MHz时钟dcm_clk，dcm_clk驱动信号输出（时钟一块输出），该输出信号进行输出偏移约束，假设参考30MHz时钟时OFFSET的值是15ns，但实际约束是根据sys_clk进行的，则此时OFFSET值应该如何设置？又是根据什么方式变换出这个值的？
有时间的话麻烦帮忙解答一下，或者分享一个资料看看也行（在xilinx 237文档这timing closure文档中均未见相关说明），非常感谢！！

发表于 2016-2-17 10:15

nongfuxu 发表于 2012-1-18 12:43
看到一篇博文，正在消化它。打包附在下面了。感谢edacsoft指点。

你好，我有一个关于FPGA偏移约束问题想请教一下：晶振输入FPGA的时钟 sys_clk 50MHz，经过DCM输出30MHz时钟dcm_clk，dcm_clk驱动信号输出（时钟一块输出），该输出信号进行输出偏移约束，假设参考30MHz时钟时OFFSET的值是15ns，但实际约束是根据sys_clk进行的，则此时OFFSET值应该如何设置？又是根据什么方式变换出这个值的？
有时间的话麻烦帮忙解答一下，或者分享一个资料看看也行（在xilinx 237文档这timing closure文档中均未见相关说明），非常感谢！！

发表于 2016-5-17 23:28

继续关注中

DCM输出时钟下，怎么对输出信号进行偏移约束？

浏览过的版块

核心会员奖章

坚毅之洋流

技术奇才奖章

七世轮回

无冕之王奖章

沉静之湖泊

缘定三生

技术导师奖章

技术新星奖章