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[verilog] verilog中可综合与不可综合语句（转载，侵删）

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926|0
 楼主| 一个拥抱 发表于 2021-1-12 10:52 | 显示全部楼层 |阅读模式
verilog, verilo, 仿真, 建模
在verilog建模的时候分清哪些语句是可以综合 哪些语句是不可综合用来做仿真激励的

https://blog.csdn.net/wordwarwordwar/article/details/53717077
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