求助：FPGA MAP时报错

发表于 2012-4-27 16:15

ERROR:NgdBuild:770 - IBUFG
'ddr3_inter_inst/u200_iodelay_ctrl/se_clk_ref.u_ibufg_clk_ref' and BUFG
'clk_gen_inst/clkout1_buf' on net 'clk200_ref' are lined up in series.
Buffers of the same direction cannot be placed in series.
ERROR:NgdBuild:924 - input pad net 'clk200_ref' is driving non-buffer
primitives:
我用clock wizard，输入时钟125，出来200M时钟和400M时钟，给DDR3 mig使用，MAP时遇到这么一个问题，不知道怎么解决，望高手解答。

发表于 2012-4-27 21:52

是不是DCM级联了？

发表于 2012-4-30 11:14

2# GoldSunMonkey
报的是clock wizard 出来的BUFG和进入MIG的IBUFG级联了，我把MIG里的IBUFG给去掉他就不报错了。但我看过RTL图，其他设计这两个直接串联在一起也过了，而我的就怎么都通不过，不知道是不是要改约束才行

发表于 2013-12-12 23:13

我也是在用mig核的时候遇到了难题，产生的mig时钟是单端信号，fpga板上输入系统时钟是200mhz差分时钟，我把它转成了单端后加了bufg,然后经过dcm产生了需要的几个时钟，包括mig2所需的时钟，问题就是dcm 里面有个mmcm_adv时钟管理，mig核li里面也有一个mmcm_adv,l两个级联好像是不行，map和par总是报错，我觉得是不是时钟处理出现的问题，求过来人指点，该怎么解决问题

发表于 2013-12-12 23:16

这个应该是dcm产生的时候带了bufg,mig里面也是有一个bufg,级联所以报错的吧

求助：FPGA MAP时报错

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