xilinx fpga多余IO的处理

发表于 2012-5-4 14:36

请教大侠，xilinx 的fpga 有多余的IO，在硬件编程上一般怎么处置呢？
比如，有部分的IO，连接到别的功能模块，目前不想用，那一部分的IO，是完全不理会，不定义，还是怎么做呢

发表于 2012-5-4 18:06

大侠都没空指点指点么，自己顶起

发表于 2012-5-4 21:44

只要IOBANK的电源兼容，就可以不管他，编译工具按默认的弱上拉或者弱下拉处理，拉的电阻约几百K欧

发表于 2012-5-5 11:43

路过，
学习了

发表于 2012-5-5 12:40

在生成bit文件时选择不用的管脚为高阻态我觉得这样比较保险

发表于 2012-5-7 13:24

嗯嗯，不错。

发表于 2012-5-8 09:03

学习了

发表于 2012-5-9 09:10

奇怪的是不设置的话，某些IO管脚，会有输出，比如一个GCLK的管脚会有类似clk的信号输出，
同时旁边的一些普通IO也有类似的输出，当把这一个GCLK管脚设为输出后，并且输出100Mhz的clk后，
所有的这不正常的输出都消失了。真是莫名其妙啊

发表于 2012-5-9 09:20

只要IOBANK的电源兼容，就可以不管他，编译工具按默认的弱上拉或者弱下拉处理，拉的电阻约几百K欧
drentsi 发表于 2012-5-4 21:44

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只要IOBANK的电源兼容？
我遇到的就是它们在不同BANK的，使用的就是DDR2的bank，1.8V的
而不用的是3.3V的bank的，这样3.3V的这bank就出现奇怪的问题了

发表于 2012-5-9 10:44

这个我专门有**，请参阅。

发表于 2012-5-9 11:27

发表于 2012-5-10 10:00

真是感谢啊
不过我还有个疑问，不那么做为什么会出现这样的问题啊