FPGA实现高速ADC控制的问题

发表于 2012-5-8 19:51

本人新手，请问用FPGA(spartan6系列)控制1GHz采样率的ADC在代码和PCB设计上有哪些需要注意的问题？难度大不大？用FPGA对采样数据进行互相关时延估计，这个容易实现吗？寻求大侠们的帮助

发表于 2012-5-8 22:40

几位的，什么接口

发表于 2012-5-8 22:56

应该是lvds的，
等长，走表层，防串扰，时序上面要注意系统级同步等。

发表于 2012-5-10 07:22

如果adc是1:2,1Gsps采样率的数据速率不是很高，sp6的片子够了，如果数据速率本身就是1gbps，建议用v6的片子。
1Gsps采样速率，在目前的设计中已不算高速了，pcb布线主要注意等长和信号完整性

发表于 2012-5-11 09:10

1G采样率一般就是1G的数据率了，S6的-3等级可以支持的

发表于 2012-5-11 11:37

1G采样率一般就是1G的数据率了，S6的-3等级可以支持的
明空发表于 2012-5-11 09:10

一个V6的客户啊