[FPGA] 求助,verilog仿真变量赋值时自动移位3字节,怎么解决

[复制链接]
6040|0
 楼主| chen1000 发表于 2024-6-6 17:12 | 显示全部楼层 |阅读模式
仿真中,每次赋值该变量都会自动向右移位3字节补零,尝试左移,但左移后左边还是有三个字节的0,有没有大佬帮忙分析分析
您需要登录后才可以回帖 登录 | 注册

本版积分规则

1

主题

1

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部