关于DDR2时序的问题，请高手帮帮忙

登录 · 发表于 2012-5-22 10:32

用SPARTAN 6的mcb对内存进行写仿真测试，往内存写1，2，……，递增数据，仿真发现数据都是与DQS的上升沿对齐，但下降沿都是0。DDR2不是双沿取数吗怎么出现这种现象，我在IP核生成的测试文件仿真也是一样的结果。是不是哪个地方没有设置好，望高手解答，谢谢。

发表于 2012-5-22 14:06

这个应该是在ip核里面设置的吧，设置时钟信号的读写时序的！

发表于 2012-5-22 17:11

你好，请问怎么设置呢？我用的DDR2 SDRAM 型号是MT47H64M16HR25E ,按照datasheet的说法双沿都取数，这个问题不解决的话那存储的数岂不是有一半无效？ 2# gaochy1126

发表于 2012-5-22 17:30

菜鸟表示很有压力。

发表于 2012-5-22 20:13

:(一直看MCB用户手册实在找不出问题，初始化及控制信号时序输出都没问题只是DQ在下降沿都输出0，求高手指点

发表于 2012-5-22 20:14

我在alterafpga里面用过的，没有在xilinx，不过他们应该是相通的吧！ 3# weiwenty

发表于 2012-5-24 14:11

IP核UI上的设置的内容很有限，相关只有一个SDRAM类型的选择，可以选SDR\DDR\DDR2\DDR3,我已设成DDR2了，但输出时序的却是SDR。altera里面相关项怎么设置，能不能给个截图，参考一下看看是不是我有什么地方没有注意到，谢谢了 6# gaochy1126

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