求高手解答！

发表于 2012-9-3 21:01

用ALTERA公司的CYCLONE II芯片做设计，资源已经用了60%多，但是经常编译完了之后，下到板子上程序运行的就不对，然后再编译一次可能就运行正常了。这个问题已经困扰了我很长时间了，求高手解答一下，谢谢了！

发表于 2012-9-3 22:00

每次编译的结果不同呗。

发表于 2012-9-3 22:41

那我应该怎么避免这种情况呢？

发表于 2012-9-3 23:31

老老实实了解你设计的时钟系统，设置timing constrain。并看编译后的timing report。做到心中有数。

发表于 2012-9-3 23:32

是不是你的程序有问题。。。看看时序上是不是满足！

发表于 2012-9-4 08:52

你的程序有临界点
由于每次编译的结果是不同的，所以会有你的情况
找出问题，改掉它

发表于 2012-9-4 12:57

做时序约束没？
如果没做，对你的设计做时序约束，然后看时序报告是否满足你的设计中时序的要求。
如果没做，编译一会对，一会错很正常

发表于 2012-9-4 12:58

还有就是你的代码中不能有bug，功能仿真一定是正确的。

发表于 2012-9-4 20:55

还有就是你的代码中不能有bug，功能仿真一定是正确的。
Backkom80 发表于 2012-9-4 12:58

嘿嘿，你要求太高了。

发表于 2012-9-5 11:05

自己的设计不稳定就要从自己这里找原因.

发表于 2012-9-6 21:36

发表于 2012-9-6 22:26

:lol

发表于 2012-9-7 18:03

发表于 2012-9-7 21:21

谢谢各位热情的帮助，我修改了一下我的程序中的一些时钟的触发沿，现在一编译就没有出现这种问题，编译结果很稳定，但是我查看了时序报告，还是有很多红色的警告，但是程序运行的没什么问题，好像没有影响啊

发表于 2012-9-7 21:23

不过我想时序报告里如果还有红色的警告的话，以后编译的时候可能还会出现结果不正常的问题

发表于 2012-9-7 22:01

不过我想时序报告里如果还有红色的警告的话，以后编译的时候可能还会出现结果不正常的问题
icgg 发表于 2012-9-7 21:23

你说的是对的。