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Quaruts II 编译向量的数组报错

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 楼主| kun5979 发表于 2012-10-19 15:15 | 显示全部楼层 |阅读模式
向量, 编译, TE, verilo, verilog
就是这一句
input [5:0] data[3:0];

Error (10773): Verilog HDL error at bubbleup.v(4): declaring module ports or function arguments with unpacked array types requires SystemVerilog extensions

请问这样定义有什么问题吗，那数组应该怎样定义
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GoldSunMonkey 发表于 2012-10-20 14:08 | 显示全部楼层
这明显是SystemVerilog的语法啊。
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GoldSunMonkey 发表于 2012-10-22 17:07 | 显示全部楼层
:lol
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as@yangjun 发表于 2013-2-22 15:26 | 显示全部楼层
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ifpga 发表于 2013-2-22 16:23 | 显示全部楼层
我在 lattice Diamonds 里用过，可以的，Quartus里没试过
还有，会不会是接口部分不能这样定义
可以，把接口定义成一维的
然后，将数组声明到模块中
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