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 楼主| robbins37 发表于 2012-12-28 14:10 | 显示全部楼层 |阅读模式
TE, ck, TI, IO, se
在写VHDL中出现了Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "CLK" with clock skew larger than data delay. See Compilation Report for details.这种时钟偏移一般是由什么引起的？该怎么去解决这类问题？
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 楼主| robbins37 发表于 2012-12-28 14:10 | 显示全部楼层
求助啊
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atua 发表于 2012-12-28 18:32 | 显示全部楼层
CLK是计数器的输出？
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shiyinjita 发表于 2012-12-28 21:40 | 显示全部楼层
时钟便宜的原因很多，或者是没有走全局时钟，或者控制信号的扇出过大，没有看你程序，具体不好说
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