为什么FPGA I/O被拉低

发表于 2012-12-29 21:01

用顶层文件编写程序下载后，，有些I/O被强制拉低，导致输入都不到1V，
把程序修改一下，不用顶层文件，都综合到一起，就没什么问题了，这是什么原因啊？
我的FPGA是ALTERA EP1C6T114I7

发表于 2013-1-3 23:00

拉低不应是内部的事情啊。
可怜的A

发表于 2013-1-4 09:46

我同学用习惯A了不想改X

发表于 2013-1-4 11:19

A有啥好的?

发表于 2013-1-4 11:32

不错啊

发表于 2013-1-4 12:01

A和X分别又是什么啊

发表于 2013-1-4 16:33

A需要DEVICE选项中将没有使用的IO口，设置为拉低或者拉高。如果不设置的话，后果可能会很严重

发表于 2013-1-4 22:56

jakfens 发表于 2013-1-4 09:46
我同学用习惯A了不想改X

快换

发表于 2013-1-4 22:56

:lol

发表于 2013-1-4 23:03

呵呵，学习了。

发表于 2013-1-4 23:06

huangxz 发表于 2013-1-4 23:03
呵呵，学习了。

有空多分享啊

发表于 2013-1-4 23:12

GoldSunMonkey 发表于 2013-1-4 23:06
有空多分享啊

恩，不过以前我们公司都习惯用A,对X确实比较生疏一点。

发表于 2013-1-4 23:18

huangxz 发表于 2013-1-4 23:12
恩，不过以前我们公司都习惯用A,对X确实比较生疏一点。

北京的么？兄弟？

发表于 2013-1-4 23:47